Re: [問題] 關於鎖相迴路PLL的問題

看板Electronics作者transntu (Gmcycle)時間14年前 (2012/03/11 02:16)推噓3(3推 0噓 6→)

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※ 引述《zongdesun (zongde)》之銘言： : 最近看劉深淵和楊清淵的鎖相迴路，看到討論雜訊的部分 : 將雜訊分為兩部分，輸入雜訊以及VCO的雜訊，首先說輸出對 : 輸入雜訊的轉移函數為分子一階分母二階，所以結論是要讓 : 迴路頻寬K盡可能的小。而VCO的的雜訊到輸出的轉移函數是 : 分子和分母都是二階，所以結論是為了消除高頻雜訊要盡可 : 能的調高迴路頻寬K。這兩個結論有點不太懂，如果以輸入雜 : 訊為例的話，我的想法是因為轉移函數的分子比分母階數低， : 因此操作在高頻的時候雜訊就會被縮小，但是跟書上說的 : 要讓迴路頻寬K盡量的小聯想不太起來，這大約是書上的P16、 : P17。小弟是PLL外行人，只是有稍微上過課基本上我這樣看，NOISE在你這邊我看成兩個來源，一個是來自VCO，另一個是來自參考頻率Fref。 PLL迴路特性對於Fref是一個Low pass的轉函數。對於VCO卻是一個High pass的轉移函數。這樣問題就來了，如果我今天PLL NOISE要小。那我究竟該選擇大的迴路頻寬還是小的迴路頻寬呢? 基本上要看應用，如果今天是用在RF頻率合成器這種電路我們會希望回路頻寬盡可能做大，但因為你的Fref訊號本身被系統定死了，基本上迴路頻寬選太大系統會不穩定。選太小PLL鎖定速度會太慢。 RF 頻率合成器對跳頻速度大都有一定的要求及規範。因此這也是在設計上選擇BW需要考量的一個點。因此幾本上PLL在挑選迴路頻寬上主要由兩個因素決定: 通常參考頻率是被解析度所定死。以下兩點跟參考頻率有關 1.穩定度: 決定頻寬上限。 2.鎖定速度:決定頻寬下限。基本上迴路頻寬能設計大越大越好，這樣可以濾除VCO所貢獻的noise 當然還有很多其他的paper在討論怎麼在回路頻寬小的狀況下，讓跳頻速度提升，不過這個東西太多，在這邊就先不說了。 PLL另外有一種應用較作CDR(clock data recovery)，這種電路跟一般PLL不一樣的地方是他的輸入是數位的隨機資料而不是周期性的訊號，他最重要的功能是萃取出高速數位data的clock，在這種應用下通常輸入的訊號很髒(jitter很大)，VCO貢獻的noise相較於輸入訊號相對來的小，在這種情況下我們會希望把BW盡可能調低，讓迴路把來自輸入端的jitter濾除，因此絕大多數的pll based CDR迴路頻寬都設計非常小，濾波器換算出來的電容值極大，因此 CDR電容基本上都是off chip，在這邊我會認為您這個問題只是書本上告訴我們BW改變對迴路特性的影響。實際上這個考量在設計CDR的時候，會比較有實際上的意義。因為大多數PLL 迴路頻寬的選擇不是因為這個因素，而是穩定度以及鎖定速度，另外當然跟參考頻率的選擇有關。除小數的PLL可以選擇比較大的參考頻率，當然頻寬也可以選大一點。以上大概是我比較知道的部分~ :順帶一問書上說當迴路不再遠小於輸入時脈頻率的時候 : Z-Domain分析必須要考慮，這句話是什麼意思? : 感謝各位這題應該有待其他高手解釋~ -- -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 122.147.21.152

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