Re: [討論] 救命!PVT模擬到快瘋了

看板Electronics作者jamtu (月光下的智慧)時間14年前 (2011/12/18 02:12)推噓4(4推 0噓 12→)

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※ 引述《satokuzao (no元)》之銘言： : *************前言(可略過)**************** : 畢業專題是一個capacitor-less LDO regulator,一個簡單的類比電路. : 但是從8/21開始至今12/17日還在Pre-SIM，主要是因為PVT cornor的問題 : 犧牲了一切娛樂，而且也退掉補習，也沒準備考試，就只是卡在這PVT角落上，快瘋掉了! : 我只是想把東西做好，犧牲研究所考試沒關係，但要知道原因 : ***************************************** : 類比IC裡面一位有名的研究學者，R. JACOB BAKER在他的網站上說了一些PVT的迷思 : 他舉了一個例子， : __________ _________ : | VDD | : ___|___ | : | | | |<----- : | | | 11uA || : | V | Vbiasp o|| : ------- 電路觀點電晶體 || : |------ : |________Vx =======> |______Vx : ___|___ | : | | | |------ : | | | 10uA || : | V | Vbiasn -|| : ------- || : _|_ |------- : Don’t let SPICE trick you into thinking that by tweaking the length and the : 不要讓spice騙了你，讓你試著由調整電晶體的長度和 : width of the devices you can make the currents equal (yikes! ;-) and keep both : 寬度，所以你可以使這兩個電流相等，且保持讓兩者 : devices in saturation (always) : 都在飽和區，因為這個和PVT有關沒錯，你不能預期上下的電流一樣，使Vx永遠在飽和區這件事情也就是全差動電路需要做CMFB的理由只要ro越大，一點點上下電流的mismatch就會讓你電壓掛掉 : ===================問題================================== : 專題裡面的電路都是要偏壓在飽和區，學長要求全部PVT(五個製程快慢，+-10%VDD,-40 : ~120度)都要飽和(這實在是太瘋狂了)光調長度和寬度就調了三個月這是完全錯誤的電路設計觀念如果你的電路對你手動的size那麼敏感那麼一點點製程漂移，就會把你調好的size打趴不會有人設計 44.21u/0.46u 這種奇怪的東西的 : 好不容易在模擬上""""看起來"""全角落都飽和。 : 但LDO規格中有一個LOAD Regulation要求要<50ppm/mA : 我的規格在TT 25 VDD可達到20ppm/mA但在某些角落下高達1000ppm/mA : 因為規格表上要附上的是最差數據當作保守資料，但明顯的1000ppm/mA這個模擬PVT的結 : 果會讓我這一輩子畢不了業這個規格的達不到，是不是跟沒有saturation有關？如果你的電路是操作在saturation （op有照你想要的function) 那你應該檢查你的behavior是否能讓這個規格通過你搞不好是設計頻寬不夠，電流不夠你要去track那些表現不好的corner裡面，你的電路參數變成了什麼 : 網路上也有人問過為什麼LDO的PAPER只有打上一般狀態的資料而不是最差數據(答案有兩 : 種：一個是過不了，另外一個是不同設計考慮有不同PVT,這我可以理解)請問 : 1.但我到底該怎麼辦?是要附上20ppm/mA的數據呢?還是真的要打上最差保守資料 : (1000ppm/mA)(其實TT 25, FF -40, SS 120這三個角落都可以過，但不是最差的情況) : 2.又要用什麼樣的態度去看待PVT的模擬呢?為什麼幾乎全部的LDO的paper都只有附上一般 : 狀態下的規格? : 仔細檢查過後知道是因為Voff_set造成的。但會造成Voff_set就是因為PVT的不理想，( : 讓電晶體看起來"飽和"可以經由調整，但Voff_set在模擬中是無法控制的。) Voff_set是什麼造成的？是你模擬跑出來的，還是因為amplifier的gain不夠大，而造成的穩態誤差？ offset可以從蒙地卡羅裡跑出一個範圍接著掛理想電壓源去model他 : ※ 編輯: satokuzao 來自: 140.117.178.180 (12/17 21:42) : ※ 編輯: satokuzao 來自: 140.117.178.180 (12/17 21:44) : ※ 編輯: satokuzao 來自: 140.117.178.180 (12/17 21:44) : 推 hyffdmy:也許還可以做一些PVT補償電路但那又更難了... 12/17 23:08 : → satokuzao:應該是可以，但看過的PAPER全部沒有採用這樣的。也沒有 12/17 23:51 : → satokuzao:看到他們PO不同cornor的結果。目前是TT25 SS120 FF-40都 12/17 23:52 : → satokuzao:可以過(最差在SS 120 )但是其實還有些corner更差的 12/17 23:53 : 推 mmonkeyboyy:看得出來你快瘋了加油 12/18 00:01 : → mmonkeyboyy:話說LDO 你這些數據全部都可以達到的話....就直接去工 12/18 00:03 : → mmonkeyboyy:作了 or 去國外念這對大學生來說很不錯了 12/18 00:03 : 推 mmonkeyboyy:PS....我覺得你學長開的條件....嗯.... 12/18 00:05 : → jsp0520:offset的話把尺寸調大一點看看 12/18 00:47 : → jsp0520:不過有時候corner沒過也是量的到10bit (菸~~) 12/18 00:49 : 推 mmonkeyboyy:樓上也太帥了 12/18 01:28 : ※ 編輯: satokuzao 來自: 140.117.178.180 (12/18 01:40) : → satokuzao:10 bits ~ADC就超級帥~ DAC就....給個好帥 12/18 01:41 1. 你要了解你放大器裡面哪些output點的電壓是定義不好的試圖去理解為什麼定義不好，有多不好，為什麼別人這樣做就可以了 2. 在spec沒過的地方，去檢查amplifier的behavior 了解什麼原因造成spec沒過 3. 不要浪費時間去tune size，好好想想behavior 這種被證明很robust的電路是不需要這樣玩的你又不是電波組做60GHz model不準 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 118.168.3.29

推

mmonkeyboyy

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satokuzao

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satokuzao

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