Re: [討論] 救命!PVT模擬到快瘋了

看板Electronics作者 (no元)時間14年前 (2011/12/18 03:47), 編輯推噓9(9推 0噓 20→)
留言29則, 7人參與, 最新討論串3/6 (看更多)
原文全部刪光光~ 以下是電路圖，請搭配使用(省略掉了Bias circuit和暫態補償電路) http://ppt.cc/U3eO 這是一個2~3V 轉 1.8V的Capacitor-LESS LDO。故OTA沒有使用BUFFER，否則LP gain的 主極點會太高 電路圖中的ERROR AMP接成負回授 所以誤差放大器會盡量將兩個輸入端的電壓調整為相等，但是因為許多原因 電路的不對稱、LAYOUT的誤差、設計上的錯誤，所以輸入端電壓並不會絕對相等 這應該就是有V_offset的原因 而影響LDO的Load regulation的關鍵則列出式子 △Vout △Vos_s Load regulation = ---------- = Ro-reg + ----------- X A_cl △I_load △I_load △I_load是DC sweep，在各個PVT情況下會相同，Ro-reg是閉迴路時的輸出電阻， 但老實說不清楚是什麼東東(下面會證明這不是影響主因)。 猜測是由△Vos_s導致的結果，於是先跑過一些CORNER後拿出放大器兩端的電壓 結果如下圖 http://ppt.cc/X@C7 可以發現到某些角落下兩端的輸入電壓誤差非常大，將輸入誤差非常大的角落 對照不同PVT的Load regulation表現(如下圖) http://ppt.cc/rAT~ 注意到V_offset非常大的角落Load regulati 也非常差，完全一模一樣! 於是證明是V_offset引起的誤差 今天先到這邊吧~明天再補上，原因分析和目前現有的解決方法和迷思 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.117.178.180 ※ 編輯: satokuzao 來自: 140.117.178.180 (12/18 03:48)
推
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2~3V?你用.18的process? 那cascode OTA是必要的嗎?
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用martin那裡面基本型的可能成功率會大很多喔~
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推
12/18 11:50, , 3F
你的offset怎麼來的？　手動給的嗎？
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12/18 15:19, , 4F
.18製程沒錯! cascode 是因為這樣保證讓整個穩壓器的主
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極點在OTA和POWER MOS之間,因為一般有外掛電容的穩壓器
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主極點在Vout那邊,由外掛電容和其ESR和輸出電阻的組成
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TO jamtu:是由模擬來的，非外掛。好吧，說實話,我不知道
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推
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我覺得這個形成主極點的做法不好 可以再多找找solution
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我說的V_offset是不是就是Vos_s,Vos_s在Martin那本是說
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system offset,指的是輸入兩端的誤差,所以我才決定量測
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輸入兩端的數據
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推
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發覺不太對= = 你不掛Cout的話..主極點除了power mos之外
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也沒其他node會產生了吧?= =
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喔!其實並不是沒掛啦~Capcitor-Less其實就是把外掛電容
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做到晶片裡面,我PO的圖也有,是掛100pF而已.這種LDO的特
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色就是暫態表現不好,因為只有100pF.不像一般至少都有1u
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推
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capless LDO內部電容不是掛在輸出端啊......
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我記得要掛成米勒補償才對 不過這跟你load regulation
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很差無關就是了 load regulation就是被Rout影響沒錯
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主極點雖不在輸出端但輸出端還是會放個約100p的電容沒錯
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推
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100p電容不算小吧... 雖然是塞得進去啦
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而且輸出端掛100p電容 就必須考慮這個電容的極點
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若又掛米勒補償電容 對PM的設計會很綁手綁腳
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推
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你說的沒錯~所以才雞歪
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所以才會有所謂minimum load限制
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推
12/19 01:53, , 26F
可以附一下你的偏壓電路嗎? net0191,net0207似乎有問題
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12/20 02:31, , 27F
偏壓電路分析已經附上 請賞光
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做到晶片裡面,我PO的 https://muxiv.com
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09/17 23:14, , 29F
發覺不太對= = 你不 https://daxiv.com
09/17 23:14, 29F
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