Re: [討論] 救命!PVT模擬到快瘋了
這篇會先說明採用的偏壓電路，請各位幫忙看看哪邊有問題
小弟心中的疑惑會用黃色字體標示出來，後面會附上看法，懇請解惑
偏壓電路採用在Martin課本上面的Wide-Swing Constant-Transcondutance Bias Circuit
附圖1
http://ppt.cc/I@8!
1.偏壓電路設定映射電流為2uA
2.TT 25 3V的一般狀態下的"過驅動電壓"( OverDriver_Volt 或 Veff )(以下簡稱Vov)設定
在0.15~0.2V左右
請問啟動電路這樣是否可以作用?
看法：知道啟動電路的原理，就是為了導通，避免電流鏡電流為0的狀態，有很多種方法
但就是不知道要將哪些電流鏡的點接到啟動電路，又要怎麼接才好。
PS.啟動電路有確實斷開。
附圖2：所有電晶體在下面15種Corner時的Vov
這15種Corner分別為
TT 3V 25@TT_RES
TT 3V -40@SS_RES
TT 3V 120@FF_RES
SS 3V 25@TT_RES
SS 3V -40@SS_RES
SS 3V 120@FF_RES
FF 3V 25@TT_RES
FF 3V -40@SS_RES
FF 3V 120@FF_RES
SF 3V 25@TT_RES
SF 3V -40@SS_RES
SF 3V 120@FF_RES
FS 3V 25@TT_RES
FS 3V -40@SS_RES
FS 3V 120@FF_RES
http://ppt.cc/@vsi
分析：
1.mb2這個電晶體的Vov毫無疑問是偏壓電路中最低的，因為這是Widlar電流鏡的特性
加上有Body Effect影響又更明顯了,但至少在模擬上所有角落都是ON的狀態
2.至於其他MOS的Vov全部都在mb2之上，固省略(也許有疏忽的地方，請指出)
。由圖片可以看出全部MOS在"模擬上"無論何種角落都處於ON的狀態，
至少設計上整體是正確的，沒有偏向Source或Sink較明顯的一方
二.請問mb2的widlar電流鏡中，是否可以將Body接到Source方便消除Body effect?
LAYOUT可以實現嗎?
看法:因為完全沒有畫過任何AIC的LAYOUT,只知道PMOS可以這樣做,所以有時候會把電阻
放在PMOS那邊。這樣消除body effect是不是跟WELL有關係?
附圖3：所有電晶體的飽和狀態
!!!!!!!!!!!!!!!!注意!!!!!!!!!!!!!!!!!!!!!!
圖片代表縱軸的是某顆電晶體mxx的飽和程度，列出式子如下
Vsat_degree_mxx = (Vgs,mxx - Vds,mxx) - Vth,mxx
= Vgd,mxx - Vth,mxx
= 電晶體mxx的Drain端是否有形成反轉區的現象
理論上Vsat_degree_mxx在飽和區的值要小於0，所以只要檢查那些MOS的值大於0就可以知道
該顆MOS進入線性區，方便分析
!!!!!!!!!!!!!!!注意!!!!!!!!!!!!!!!!!!!!!!!!
http://ppt.cc/RZNb
分析：
1.WIDE-Swing Cascode的精神就是在增大輸出電阻下又有大擺福，所以被疊在下面的電流
鏡是被偏壓在飽和區附近，圖片並沒有全部列出所有MOS的飽和程度，只列出關鍵的
被疊在下面的MOS部份(除了最靠近VDD和GND的MOS外，其他MOS飽和程度都在這些MOS之上
由圖片至少證明全部MOS在"模擬上"無論任何角落都處於飽和狀態，至少設計上是對的
附圖四：偏壓電路的各路偏壓和映射電流
http://ppt.cc/@kpU
分析：
1.這裡有非常多的問題!!真的很擔心，因為一切成敗就在這邊了
2.圖片可以看出要鏡像給其他電路的鏡像電流隨溫度變化的情況異常奇怪
既非PTAT也非CTAT，這是因為選用的電阻關係。一個理想偏壓電路應該要提供
穩定的偏壓電流和偏壓電壓，會有這種奇怪的偏壓電流隨溫度的變化是因為選了這個
這個rnwod(N-Well resistor under OD)但也只有這個電阻最符合偏壓電路的要求
其他的Poly參雜電阻確實是可以形成PTAT的電流，但電流誤差太大(0.8u~3.5u)
所以也導致偏壓電壓誤差很大，所以捨去了那些電阻
三. 請問在nmos下面接上Nwell的電阻在LAYOUT上有辦法實現嗎?
這問題超重要的，要是不能就得立刻換電阻和重新設計長寬比
看法：對於電阻完全的特性不是很了解，真的很羨慕我同學只單純看到這個電阻用起
來效果最好就直接拿來用做bandgap voltage用了，他也說LAYOUT後LVS可以過。
但印象中有在國外論壇看到這種WELL似乎要注意什麼接電壓最高處什麼的
四.絕大多數LDO的PAPER都是附上理想偏壓源的電路，甚至還有很大部分只是單純
使用接成二極體的voltage divider(這種偏壓電路隨PVT飄移更誇張)
為什麼都不太探討偏壓電路?要用什麼態度看偏壓電路?
看法：說實話我已經做了18次這種偏壓電路了，就只是為了要全PVT電晶體都飽和
但是明顯的這種電路也不具有溫度補償效果，電壓和電流一定也會飄。
目前已經絕望到準備要先做一個bandgap voltage再去偏壓一個ZTC的MOS然後再重新設計
一次偏壓電路
※ 引述《satokuzao (no元)》之銘言：
: 1. *綠底背景代表的是一般代表性的3個角落，只測這三個，那104ppm/mA的誤差可接受
: 2. 採用的VDD是3V 如果是用Dropout的VDD電壓(也就是1.8V+0.2V=2V)那表現可以更好
: ，例如TT 25 2V數據是 12ppm/mA左右
: PVT Load Regulation(ppm/mA) OTA輸入端誤差電壓(mV)
: TT 25 3V @ TT_RES 30.7 * 0.919
: TT -40 3V @ TT_RES 10.9 0.278
: TT 120 3V @ TT_RES 273 8.96
: SS 25 3V @ SS_RES 18.6 0.508
: SS -40 3V @ SS_RES 9.47 0.222
: SS 120 3V @ SS_RES 104 3.32
: FF 25 3V @ FF_RES 65.1 2.08
: FF -40 3V @ FF_RES 21.5 0.643
: FF 120 3V @ FF_RES 996 33.0
: SF 25 3V @ FF_RES 78.9 2.55
: SF -40 3V @ FF_RES 30.3 0.953
: SF 120 3V @ FF_RES 1010 33.4
: SF 25 3V @ SS_RES 43.4 1.33
: SF -40 3V @ SS_RES 12.9 0.339
: SF 120 3V @ SS_RES 843 27.9
: FS 25 3V @ Ff_RES 16.6 0.418
: FS -40 3V @ FF_RES 9.98 0.221
: FS 120 3V @ FF_RES 102 3.2
: FS 25 3V @ SS_RES 29.9 0.908
: FS -40 3V @ SS_RES 10.9 0.284
: FS 120 3V @ SS_RES 143 4.65
: ※ 引述《satokuzao (no元)》之銘言：
: : 原文全部刪光光~
: : 以下是電路圖，請搭配使用(省略掉了Bias circuit和暫態補償電路)
: : http://ppt.cc/U3eO
: : 這是一個2~3V 轉 1.8V的Capacitor-LESS LDO。故OTA沒有使用BUFFER，否則LP gain的
: : 主極點會太高
: : 電路圖中的ERROR AMP接成負回授
: : 所以誤差放大器會盡量將兩個輸入端的電壓調整為相等，但是因為許多原因
: : 電路的不對稱、LAYOUT的誤差、設計上的錯誤，所以輸入端電壓並不會絕對相等
: : 這應該就是有V_offset的原因
: : 而影響LDO的Load regulation的關鍵則列出式子
: : △Vout △Vos_s
: : Load regulation = ---------- = Ro-reg + ----------- X A_cl
: : △I_load △I_load
: : △I_load是DC sweep，在各個PVT情況下會相同，Ro-reg是閉迴路時的輸出電阻，
: : 但老實說不清楚是什麼東東(下面會證明這不是影響主因)。
: : 猜測是由△Vos_s導致的結果，於是先跑過一些CORNER後拿出放大器兩端的電壓
: : 結果如下圖
: : http://ppt.cc/X@C7
: : 可以發現到某些角落下兩端的輸入電壓誤差非常大，將輸入誤差非常大的角落
: : 對照不同PVT的Load regulation表現(如下圖)
: : http://ppt.cc/rAT~
: : 注意到V_offset非常大的角落Load regulati
: : 也非常差，完全一模一樣! 於是證明是V_offset引起的誤差
: : 今天先到這邊吧~明天再補上，原因分析和目前現有的解決方法和迷思
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.117.178.180
※ 編輯: satokuzao 來自: 140.117.178.180 (12/20 02:21)
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