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作者 zxvc 在 PTT [ Electronics ] 看板的留言(推文), 共1044則

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[心得] 焊接金手指剝落的補救

[ Electronics ]6 留言, 推噓總分: +1

作者: zxvc - 發表於 2017/11/03 11:42(8年前)

3^F→zxvc: 謝謝各位的意見，多學了幾招。11/03 21:56

6^F→zxvc: 謝謝，我的焊槍的確是30W XD11/04 22:16

[心得] Synopsys VCS-MX on Win 10 WSL

[ Electronics ]2 留言, 推噓總分: +1

作者: zxvc - 發表於 2016/08/14 13:10(9年前)

2^F→zxvc: 有，包括Win 10 Home也有。但Win 10 32-bit不支援。08/14 21:18

[問題] verilog與邏輯設計之間的關聯性?

[ Electronics ]35 留言, 推噓總分: +11

作者: bestchiao - 發表於 2014/11/24 03:21(11年前)

13^F推zxvc: 要寫Verilog，個人建議還是要懂一些邏輯設計的東西。除非你11/28 21:32

14^F→zxvc: 是乖寶寶，人家叫你該怎麼寫你就怎麼寫，不會試圖用創新的寫11/28 21:34

15^F→zxvc: 法(有可能會導致無法合成)。11/28 21:34

16^F推zxvc: 選擇保守/創新都有好有壞，自行取捨看看。11/28 21:39

18^F推zxvc: "(數位)邏輯設計"跟"設計邏輯"不太相同，後者才有"目的"的意12/02 23:37

19^F→zxvc: 思。前者比如教如何用卡諾圖來化簡邏輯，這在數位IC設計中屬12/02 23:39

20^F→zxvc: 於"邏輯層 (logic level)"的設計。但Verilog不是只能作邏輯12/02 23:40

21^F→zxvc: 層(相當於gate-level)設計，往下能作transistor level設計，12/02 23:41

22^F→zxvc: 往上能作register transfter level與behavioral level設計。12/02 23:43

23^F→zxvc: 在高階的RT跟behavioral levels設計，我們通常不會去用卡諾12/02 23:45

24^F→zxvc: 圖化簡，事實上logic synthesizer很聰明、會自動幫你化簡。12/02 23:47

25^F→zxvc: 所以某些邏設課的東西，如卡諾圖，不懂一樣可以寫Verilog。12/02 23:49

26^F→zxvc: 應該是有可能只學RT或Behavioral levels，不學logic level設12/02 23:50

27^F→zxvc: 計，就能寫Verilog。只是這種作風滿大膽的，傳統的數位IC設12/02 23:53

28^F→zxvc: 計流程，多是喜歡各種levels的設計都學過一遍較保險。12/02 23:55

29^F→zxvc: 不單是數位IC設計有這種"抽象"層的分層，程式語言也有啊。12/02 23:57

30^F→zxvc: 最底層是機器碼、再來組合語言、高階語言(C)。12/03 00:02

31^F→zxvc: 有些人可能根本不會寫組語、更不會寫機器碼，但可能會寫C。12/03 00:03

32^F推zxvc: 講了這麼多，原po如果沒興趣探究這些的是是非非，保守的作法12/03 00:09

33^F→zxvc: 還是去學邏設吧。12/03 00:09

[問題] design compiler synthesis遇到的問題

[ Electronics ]41 留言, 推噓總分: +8

作者: hkrist - 發表於 2014/01/15 10:01(12年前)

30^F推zxvc:Q1：合成40 ns，跑post-synthesis sim要60 ns，差太多了。建01/17 10:57

31^F→zxvc:議原po去trace發生timing violation的那條路徑的波型是不是有01/17 10:59

32^F→zxvc:什麼奇怪的地方，例如有很大的delay。01/17 11:01

33^F→zxvc:trace的方法就是把那條路徑的各節點波型show出來看。01/17 11:03

34^F推zxvc:Q2: assign是因為有些APR tools不支援(ICC?)。ICC用DDC格式就01/17 11:06

35^F→zxvc:不用管assign的問題金。01/17 11:07

36^F→zxvc: ^多打01/17 11:08

Re: [問題] verilog array index表示的限制

[ Electronics ]4 留言, 推噓總分: +2

作者: zxvc - 發表於 2012/10/06 17:06(13年前)

2^F→zxvc:FPGA可說是4D IC XD10/06 17:18

[問題] 初學者-請問關於 verilog

[ Electronics ]18 留言, 推噓總分: +3

作者: csee - 發表於 2012/09/18 15:23(13年前)

6^F推zxvc:begin...end是sequential block是一行一行執行的，這是09/22 07:50

7^F→zxvc:Verilog像C的地方。Verilog中所謂的"同時"是指"模擬時間"上的09/22 07:53

8^F→zxvc:同時。但真實時間上，若你跑模擬的CPU、simulator不支援多執09/22 07:55

9^F→zxvc:行緒，那麼兩個模擬上同時的指令，真實時間上是不同時執行的09/22 07:56

10^F→zxvc:所以請分清"模擬時間"與"真實時間"的差異。09/22 07:59

11^F推zxvc:我再講的實際一點的例子，例如你在看模擬波形，某個模擬時間09/22 08:03

12^F→zxvc:點上有兩個訊號"同時"變化，但這兩個變化實際上是CPU在不同時09/22 08:04

13^F→zxvc:間(真實時間)算出來的，只是對"模擬"而言我們把它算為同一09/22 08:06

14^F→zxvc:(模擬)時間。09/22 08:06

15^F推zxvc:模擬都是假的(雖然有程度的分別)，只有真正做出的那顆IC才是09/22 08:18

16^F→zxvc:真實時間的同時運行。09/22 08:19

[問題] 不懂Primetime的 set min/max delay..

[ Electronics ]2 留言, 推噓總分: +1

作者: naticom - 發表於 2012/09/11 00:23(13年前)

1^F推zxvc:set_max_delay/set_min_delay是constraints。STA會報出違反09/11 06:28

2^F→zxvc:constraints的路徑。09/11 06:29

Re: [問題] 請教Verilog入門書籍

[ Electronics ]51 留言, 推噓總分: +3

作者: zxvc - 發表於 2012/08/14 19:22(13年前)

4^F→zxvc:h大，所以不要用gate-level的"同時進行"去看待always+08/15 07:56

5^F→zxvc:sequential block這種behavioral-level描述方式。08/15 07:58

6^F→zxvc:sequential block裡的敘述是一行一行執行的。合成器在合它的08/15 08:03

7^F→zxvc:時候是不會管在一次此block的執行中，訊號o被assign幾次、只08/15 08:07

8^F→zxvc:會管此block每次結束後最終的值來決定它合成的邏輯閘。08/15 08:09

9^F→zxvc:就如前面l大所提到的，Verilog是個可用不同抽象(abstraction)08/15 08:13

10^F→zxvc:層(level)描述的語言，不是只有gate-level。用不同level的方08/15 08:14

11^F→zxvc:式去解讀另一level，有時是不太洽當的、甚至完全無法解釋。08/15 08:17

17^F→zxvc:我舉這範例只是想明顯的指出不該用gate-level的角度去解釋08/15 12:06

18^F→zxvc:always+sequential block的modelling方式。08/15 12:07

19^F→zxvc:我之所以說sequential block像C是因為它是一行一行執行的。08/15 12:14

20^F→zxvc:l大，你那句話我個人持保留態度...個人是覺得滿大膽的說法。08/15 12:23

21^F→zxvc:至於我說不要用gate-level看待"一些"behavioral-level，這篇08/15 12:25

22^F→zxvc:就給了一個例子。08/15 12:25

27^F→zxvc:不知道c大在說誰好笑，這只是個方便講解的特殊例子。有人真08/22 21:58

28^F→zxvc:的就理解錯誤。08/22 21:59

29^F→zxvc:電路合成也不會有multi driven，不信去合合看，哪家合出08/22 22:01

30^F→zxvc:multi driven請告訴我，謝謝。08/22 22:01

31^F→zxvc:再來把上述blocking assignment，全改成nonblocking08/22 22:03

32^F→zxvc:assignment，仍然會合出一個"s為1選b, 0選a"多工器。08/22 22:04

33^F→zxvc:合不出來請告訴我用哪家合成器，謝謝。08/22 22:04

34^F→zxvc:這種sequential block執行一次，同一變數被assign兩次有個實08/22 22:16

35^F→zxvc:用的例子，就是給預設值防止合出latch。08/22 22:16

36^F→zxvc:補充:不管nonblocking/blocking assignments，在always+08/22 22:19

37^F→zxvc:sequential block中，每次迭代都會有較後面的assignment複寫08/22 22:22

38^F→zxvc:前面assignments的情形。08/22 22:23

39^F→zxvc:blocking是比較立即的、nonblocking是在迭代結束後。08/22 22:25

40^F→zxvc:所以若要以"同時執行"的字眼形容blocking assignment，有時是08/22 22:26

41^F→zxvc:行不太通的。08/22 22:26

42^F→zxvc:抱歉，打錯了，上上樓應該是要說"...形容nonblocking..."。08/22 22:28

43^F→zxvc:講了這樣多，再提一下重點，我認為要能理解較高階、方便的HDL08/22 22:41

44^F→zxvc:甚至能掌控它，必需對它要有正確的理解。用似是而非的理解只08/22 22:43

45^F→zxvc:能解釋一部分，但有些好用、實用的語法，就不見得能夠解釋。08/22 22:44

46^F→zxvc:另外我承認我上面有個"迭代結束"是個"似是而非"的方便說法，08/22 22:47

47^F→zxvc:它不能解釋所有情況。正確來講要用SystemVerilog的scheduling08/22 22:48

48^F→zxvc:的nonblocking assignment (NBA) region來解釋。08/22 22:49

[問題] 請教Verilog入門書籍

[ Electronics ]34 留言, 推噓總分: +10

作者: NightKill - 發表於 2012/08/09 15:32(13年前)

11^F推zxvc:我覺得Verilog寫的像C不是一種錯，重點是如果要設計的是硬體08/13 22:43

12^F→zxvc:要寫得能合成出電路。08/13 22:44

13^F→zxvc:Verilog中一個很像C的東西是sequential block(begin ... end)08/13 22:45

14^F→zxvc:，它硬要用gate-level的方式去解釋它反而不好懂。08/13 22:46

15^F→zxvc:sequential block是個使用非常頻繁的東西，是可合成的。所以08/13 22:49

16^F→zxvc:怎麼可以說用它寫電路是一種錯呢？！08/13 22:49

17^F推zxvc:又如SystemC它本質是C++"程式語言"，但它老早就有合成器可以08/13 22:53

18^F→zxvc:合成數位電路，順便提一下Xilinx最近出的ISE/Vivado 14.208/13 22:54

19^F→zxvc:開始支援SystemC/SystemVerilog合成！所以寫的像程式語言不完08/13 22:56

20^F→zxvc:全是不可合成的。08/13 22:56

21^F推zxvc:補充一點，我指的"可合成(synthesizable)"是針對特定的語法，08/13 23:02

22^F→zxvc:不是任何語法。sequential block也是有些會無法合成的。08/13 23:03

25^F推zxvc:合成出來跟想像不同應該是學習的問題。如果學通了，不太怕有08/14 18:54

26^F→zxvc:無法掌控的問題。08/14 18:56

[問題] verilog的合成問題

[ Electronics ]16 留言, 推噓總分: +5

作者: vaca1 - 發表於 2012/04/23 23:53(14年前)

5^F推zxvc:有沒有錯誤訊息？我印像中可以合成啊。04/25 04:34

8^F推zxvc:剛才試過了，input/output都加signed可以compile。DC版本為04/28 12:11

9^F→zxvc:2010.03。04/28 12:12

13^F推zxvc:幫你測過上述code，沒有問題。不知是你的DC哪設定不對。04/28 16:06

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