[問題] verilog與邏輯設計之間的關聯性?

看板Electronics作者 (呼拉拉)時間9年前 (2014/11/24 03:21), 9年前編輯推噓11(11推 0噓 24→)
留言35則, 10人參與, 最新討論串1/1
我想請問一下 如果沒有修邏輯設計直接修verilog會比較硬嗎? 就是之後在使用verilog過程中會比較沒有sense 我有稍微看一下版上推薦的verilog用書 好像幾乎都是從邏輯設計後半部的邏輯模組開始延伸 因為之後系上有開這些課程 所以想請教版上的各位 需不需要從邏輯設計->verilog這樣的順序修下去 還是這兩者的關聯性其實不大? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.116.113.37 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1416770515.A.148.html
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11/24 04:11, , 1F
基本的邏設概念要有吧!? and/or/not/nor那些要知道
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11/24 04:58, , 2F
是應該要先知道自己在寫什麼
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推
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過來人的心得: 沒有邏設跟VLSI的概念，通常一開始寫的
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11/24 05:26, , 4F
code完全都不知道在寫殺小... -.-
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推
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首先要知道自己是在設計電路
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11/24 11:47, , 6F
不然很容易會把他當作c寫
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推
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同意樓上大大，用C去寫的人真的很多
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11/24 15:21, , 8F
當你看到2'b11時 你不會把它看成2'd3 而是兩個1時 你就ok~
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推
11/24 18:38, , 9F
拜託不要當成程式語言寫 不要害apr.... T_T
11/24 18:38, 9F
我之前已經知道不能用C語言的方式下去寫 所以之後會特別注意這個地方! 不過邏輯設計的概念要有 這一點很重要嘛? ※ 編輯: bestchiao (140.116.113.37), 11/24/2014 22:36:39
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你要知道你寫的code代表的是甚麼架構甚至電路 你如果不
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會邏設對於硬體的觀念 那請問你你寫的東西是甚麼?
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推
11/25 00:45, , 12F
verilog是你用來做邏輯設計的工具
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推
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要寫Verilog，個人建議還是要懂一些邏輯設計的東西。除非你
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是乖寶寶，人家叫你該怎麼寫你就怎麼寫，不會試圖用創新的寫
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法(有可能會導致無法合成)。
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推
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選擇保守/創新都有好有壞，自行取捨看看。
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推
11/29 09:58, , 17F
邏輯設計是目的 verilog是方法 目的不先搞懂學啥方法?
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推
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"(數位)邏輯設計"跟"設計邏輯"不太相同，後者才有"目的"的意
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思。前者比如教如何用卡諾圖來化簡邏輯，這在數位IC設計中屬
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於"邏輯層 (logic level)"的設計。但Verilog不是只能作邏輯
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層(相當於gate-level)設計，往下能作transistor level設計，
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往上能作register transfter level與behavioral level設計。
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在高階的RT跟behavioral levels設計，我們通常不會去用卡諾
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12/02 23:47, , 24F
圖化簡，事實上logic synthesizer很聰明、會自動幫你化簡。
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12/02 23:49, , 25F
所以某些邏設課的東西，如卡諾圖，不懂一樣可以寫Verilog。
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12/02 23:50, , 26F
應該是有可能只學RT或Behavioral levels，不學logic level設
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12/02 23:53, , 27F
計，就能寫Verilog。只是這種作風滿大膽的，傳統的數位IC設
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12/02 23:55, , 28F
計流程，多是喜歡各種levels的設計都學過一遍較保險。
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12/02 23:57, , 29F
不單是數位IC設計有這種"抽象"層的分層，程式語言也有啊。
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12/03 00:02, , 30F
最底層是機器碼、再來組合語言、高階語言(C)。
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12/03 00:03, , 31F
有些人可能根本不會寫組語、更不會寫機器碼，但可能會寫C。
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推
12/03 00:09, , 32F
講了這麼多，原po如果沒興趣探究這些的是是非非，保守的作法
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12/03 00:09, , 33F
還是去學邏設吧。
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推
12/24 22:54, , 34F
邏設只要搞懂seq. logic跟comb. logic就可以結案
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12/24 22:54, , 35F
不要去摸那些複雜的加減法器，沒啥感覺
12/24 22:54, 35F
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