[問題] verilog的合成問題

看板Electronics作者 (無聊人)時間13年前 (2012/04/23 23:53), 編輯推噓5(5推 0噓 11→)
留言16則, 7人參與, 最新討論串1/1
大家好~小弟雖然已經接觸verilog幾年~但還是很嫩 有個問題想問一下~ input [3:0] a,b; output [3:0] c ; assign c = a + b; 跟 input signed [3:0] a,b; output signed [3:0] c ; assign c = a + b; 這兩種寫法dc合出來會是不同的電路嗎.. 寫過幾個電路，盡量都會避免用 signed的方式宣告，因為不清楚dc會合出什麼東西 但最近看別人的code發現他這樣寫..請問一下各位高手囉~~感恩 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 1.169.176.41
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04/24 08:07, , 1F
從結果來看 在這情況下 合出來的東西好像可以一樣 但實際上
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04/24 08:08, , 2F
我想可能得看所使用的合成軟體 應該也會造成差異 我猜的= =
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推
04/24 18:49, , 3F
乘法器才有分有號與無號
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04/24 23:52, , 4F
我剛才寫了一個signed的乘法器 dc合不出來..
04/24 23:52, 4F
推
04/25 04:34, , 5F
有沒有錯誤訊息？我印像中可以合成啊。
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04/25 12:42, , 6F
dc會當掉…
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推
04/25 13:39, , 7F
沒試過input signed但有寫過output signed DC可以合過
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推
04/28 12:11, , 8F
剛才試過了，input/output都加signed可以compile。DC版本為
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04/28 12:12, , 9F
2010.03。
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04/28 13:57, , 10F
我DC版本是2008 自己電腦灌ubuntu32的
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04/28 13:58, , 11F
input [3:0] a,b; output [7:0] c; assign c=a*b;
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04/28 13:58, , 12F
忘了寫 是signed的 input 跟 output 合的時候會當...
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推
04/28 16:06, , 13F
幫你測過上述code，沒有問題。不知是你的DC哪設定不對。
04/28 16:06, 13F
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04/29 03:47, , 14F
加法沒差 DC雖然對待a.b為signed 但做法同unsigned
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08/13 19:25, , 15F
0] c; assig https://noxiv.com
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09/17 23:19, , 16F
乘法器才有分有號與無號 https://daxiv.com
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