[問題] 請教Verilog入門書籍

看板Electronics作者 (隨風飄逸)時間13年前 (2012/08/09 15:32), 編輯推噓10(10推 0噓 24→)
留言34則, 10人參與, 最新討論串1/2 (看更多)
我平常用的是VHDL語言，並使用Xilinx ISE作為開發環境。 最近我想使用Verilog語言來撰寫，請問有適合的入門書籍推薦嗎?? 當初使用VHDL是因為學長都用這種語言，可是業界好像都用Verilog， 於是想開始自學將語法改為Verilog。 可以順便問一下Verilog 與 VHDL 語法上的差別? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 111.81.125.147
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08/09 16:42, , 1F
本看板列下面有推薦書籍，裡面有推薦一本verilog的書
08/09 16:42, 1F
推
08/09 18:11, , 2F
verilog寫C VHDL寫硬體
08/09 18:11, 2F
推
08/09 21:56, , 3F
樓上誤導 Verilog只是長得像C 跟C還是不一樣
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08/09 21:58, , 4F
Verilog HDL跟VHDL是用不同的方式描述硬體 都是HDL
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推
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都是HDL 就別亂搞了 推樓上
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推
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用C的想法寫verilog會哭著出來唷
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08/10 20:40, , 7F
verilog是一群人覺得VHDL太麻煩 所以沿用C語法所設計出來的
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因此從語法來看很接近C
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推
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用寫C的方法寫verilog會很想哭+1
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推
08/13 11:35, , 10F
寫verilog要用數位電路的方式去想會比較好寫
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推
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我覺得Verilog寫的像C不是一種錯，重點是如果要設計的是硬體
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08/13 22:44, , 12F
要寫得能合成出電路。
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Verilog中一個很像C的東西是sequential block(begin ... end)
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08/13 22:46, , 14F
，它硬要用gate-level的方式去解釋它反而不好懂。
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sequential block是個使用非常頻繁的東西，是可合成的。所以
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怎麼可以說用它寫電路是一種錯呢？！
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推
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又如SystemC它本質是C++"程式語言"，但它老早就有合成器可以
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08/13 22:54, , 18F
合成數位電路，順便提一下Xilinx最近出的ISE/Vivado 14.2
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08/13 22:56, , 19F
開始支援SystemC/SystemVerilog合成！所以寫的像程式語言不完
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全是不可合成的。
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推
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補充一點，我指的"可合成(synthesizable)"是針對特定的語法，
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不是任何語法。sequential block也是有些會無法合成的。
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除了可不可合成外 我想還有一個是合出來的結果和人想的不同
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合成軟體會遵照原本設計好的程式去做 但人有無窮盡的想像力
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推
08/14 18:54, , 25F
合成出來跟想像不同應該是學習的問題。如果學通了，不太怕有
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08/14 18:56, , 26F
無法掌控的問題。
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08/14 21:08, , 27F
我覺得學通的話大概要有一定程度的學習歷程和經驗
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"像C"這種敘述本身就還蠻含糊的 我的解讀是不能"當成C來寫"
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08/14 21:14, , 29F
又或者是"當成軟體來寫" 重點是要懂得利用Verilog各種寫法
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Verilog 本身含各種level的寫法(RTL behavior Data-flow等)
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08/14 21:18, , 31F
要100%知道tool的所有演算法不太可能 但有一定的guide可循
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08/14 21:21, , 32F
應該就類似前面所提到的學習問題 (我說的好像有點鬼打牆XD)
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08/13 19:30, , 33F
Verilog中一個很 https://muxiv.com
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09/17 23:23, , 34F
我覺得Verilog寫 https://daxiv.com
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文章代碼(AID): #1G8sUhAE (Electronics)
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