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作者 xeaper 在 PTT 全部看板的留言(推文), 共110則

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[問題] CDR Jitter Tolerance

[ Electronics ]21 留言, 推噓總分: +4

作者: pwenlin - 發表於 2019/04/04 22:47(6年前)

1^F推xeaper: Sffm04/05 02:07

[問題] 有關開關型電源MOS的問題請教

[ Electronics ]18 留言, 推噓總分: +5

作者: just206 - 發表於 2018/06/10 23:56(7年前)

9^F推xeaper: 會有 turn 的電阻存在06/11 02:32

[請益]研替offer（ASUS、晨星、群聯、404）

[ Tech_Job ]156 留言, 推噓總分: +111

作者: arch2453 - 發表於 2017/12/22 15:55(8年前)

124^F推xeaper: 這還用想嗎？直接群聯啊！12/23 14:40

[討論] 一起討論類比電路設計的夥伴

[ Electronics ]39 留言, 推噓總分: +32

作者: Metaphor - 發表於 2017/09/28 21:25(8年前)

7^F推xeaper: Spread Spectrum Clock Generator ( SSCG )09/29 15:52

[請益] Cadence設計好的CDR電路怎測BER跟浴缸圖

[ comm_and_RF ]1 留言, 推噓總分: +1

作者: Goofer - 發表於 2017/08/12 16:01(8年前)

1^F推xeaper: 用 verilogA 吧111.82.156.76 08/14 19:50

[問題] LDO的PSR分析小問題

[ Electronics ]4 留言, 推噓總分: +4

作者: nick236 - 發表於 2017/08/02 18:08(8年前)

1^F推xeaper: 他應該是要計算小訊號輸出電流吧，所以輸出才會接地08/03 00:13

Re: [請益] CDR 各種問題文長請耐心觀看

[ comm_and_RF ]47 留言, 推噓總分: +5

作者: Goofer - 發表於 2017/07/31 03:34(8年前)

1^F推xeaper: bbpd的線性區跟系統noise會有關，而且這36.234.243.68 08/01 01:50

2^F→xeaper: 區間應該不大，當你在測jtl極限時，你打36.234.243.68 08/01 01:50

3^F→xeaper: 的sj amp早已超過線性區，因此bbpd會發生s36.234.243.68 08/01 01:50

4^F→xeaper: lewing, 因此用非線性分析比較合乎常理36.234.243.68 08/01 01:50

5^F推xeaper: bbpd 的jtf跟linear pd之所以不同是因為36.234.243.68 08/01 02:03

6^F→xeaper: 當sj打的頻率越高時，bbpd會發生slewing，36.234.243.68 08/01 02:03

7^F→xeaper: 因此這時候bbcdr所反映出來的jtf bw跟sj a36.234.243.68 08/01 02:03

8^F→xeaper: mp有關，因此你很難參照jtf去設計bbcdr,36.234.243.68 08/01 02:03

9^F→xeaper: 除非規格內有定義jtf的測試是在 sj amp固36.234.243.68 08/01 02:03

10^F→xeaper: 定的情況下進行，像是sata就有定義sj amp,36.234.243.68 08/01 02:03

11^F→xeaper: 但沒關係同常serdesrx端比較多看jtl拉，b36.234.243.68 08/01 02:03

12^F→xeaper: bcdr jtl可以參照jri lee的cdr analysis p36.234.243.68 08/01 02:03

13^F→xeaper: aper, 但實際你在做的時候會有latency ,ph36.234.243.68 08/01 02:03

14^F→xeaper: ase noise, kp/ki mismatch, Iq offset, d36.234.243.68 08/01 02:03

15^F→xeaper: ata isi等問題會惡化jtl36.234.243.68 08/01 02:03

16^F推xeaper: 至於你上一篇有提到bw大jtl好, 但recover36.234.243.68 08/01 02:15

17^F→xeaper: clk jitter大, 反之則相反，我個人是認36.234.243.68 08/01 02:15

18^F→xeaper: 為啦，cdr是看tracking ability , 跟pll36.234.243.68 08/01 02:15

19^F→xeaper: 有點不同，pll是要clk jitter performance36.234.243.68 08/01 02:15

20^F→xeaper: 好, 但cdr要jtl好，你如果cdr 的clk都追36.234.243.68 08/01 02:15

21^F→xeaper: 不上data的變動,那jitter做的在小都是枉然36.234.243.68 08/01 02:15

22^F→xeaper: ，因此cdr的bw做大點會比較好，但是阿，36.234.243.68 08/01 02:15

23^F→xeaper: 做太大你會發現高頻jtl會惡化的很快，因36.234.243.68 08/01 02:15

24^F→xeaper: 此有個trade off，你會發現規格定義大多jt36.234.243.68 08/01 02:15

25^F→xeaper: l的高頻轉折點都在1-20MHz之間，至於你如36.234.243.68 08/01 02:15

26^F→xeaper: 果把bw做高導致clk抖很大，其實也不用太36.234.243.68 08/01 02:15

27^F→xeaper: 擔心啦，過s2p能正常解到低速就沒問題了，36.234.243.68 08/01 02:15

28^F→xeaper: 數位那邊很慢的，不怕。36.234.243.68 08/01 02:15

29^F推xeaper: 如果要做bbcdr穩定度也是要考量，可以參36.234.243.68 08/01 02:24

30^F→xeaper: 考walker的paper, 裡面有個stability fact36.234.243.68 08/01 02:24

31^F→xeaper: or 跟 damping factor不同，它只是一個概36.234.243.68 08/01 02:24

32^F→xeaper: 念，讓你知道你的kp必須大於ki，否則jtl在36.234.243.68 08/01 02:24

33^F→xeaper: 轉折處會下探，至於要大多少就跑跑行為模36.234.243.68 08/01 02:24

34^F→xeaper: 擬吧，基本上我覺得只要確保jtl沒有下探36.234.243.68 08/01 02:24

35^F→xeaper: 的太嚴重應該就可以了，另外，bbcdr濾波36.234.243.68 08/01 02:24

36^F→xeaper: 器只會用r串c並聯那個小c要拿掉,不然kp會36.234.243.68 08/01 02:24

37^F→xeaper: 等校被衰減，jtl中頻會下探。36.234.243.68 08/01 02:24

38^F推xeaper: 至於vco phase noise要給多少可能就比較36.234.243.68 08/01 02:48

39^F→xeaper: 麻煩了，如果你是linear cdr那還好處理，36.234.243.68 08/01 02:48

40^F→xeaper: 如果是bbcdr要跑個行為才能比較精準的算出36.234.243.68 08/01 02:48

41^F→xeaper: jtl(要把vco帶入pn)，或是簡單估算一下把v36.234.243.68 08/01 02:48

42^F→xeaper: co pn 從jtl轉折點小十倍的頻率積分到高頻36.234.243.68 08/01 02:48

43^F→xeaper: ，得出rj, 無noise jtl-14rj=有noise jtl36.234.243.68 08/01 02:48

44^F→xeaper: (Ber 10-12) 僅現，高頻jtl才能這樣算36.234.243.68 08/01 02:48

[請益] CDR 各種問題文長請耐心觀看

[ comm_and_RF ]15 留言, 推噓總分: +2

作者: Goofer - 發表於 2017/07/30 17:06(8年前)

1^F推xeaper: 感覺你要先考量pd怎麼做，是用bb還是linea36.235.109.12 07/31 00:00

2^F→xeaper: r，兩個系統的jtl與jtf不太一樣36.235.109.12 07/31 00:00

[問題] 懇請大家建議研究方向問題

[ Electronics ]16 留言, 推噓總分: +11

作者: Metaphor - 發表於 2017/06/25 19:01(8年前)

7^F推xeaper: 不考慮一下serdes放面？06/26 08:51

[問題] PLL控制電壓波形和公式問題

[ Electronics ]39 留言, 推噓總分: +8

作者: ricy71616 - 發表於 2017/04/09 15:32(8年前)

1^F推xeaper: 感覺是模擬精準度的問題04/09 17:21

18^F推xeaper: 感覺正常多了這圖應該是 cp 有current mismatch04/10 20:01

19^F推xeaper: vc上低頻的成分應該使pfd 把 cp mismatch 轉成相位差造成04/10 20:04

20^F→xeaper: 的高頻的部分應該是震盪器的 clk 透過殺小cgd couple 回04/10 20:04

21^F→xeaper: 去的吧04/10 20:04

28^F推xeaper: pfd idle pulse 寬度多少呀？感覺可以看一下暫態下的cur04/12 02:58

29^F→xeaper: rent mismatch，dc current mismatch 通常看了只能當參考04/12 02:58

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