[請益] CDR 各種問題文長請耐心觀看

看板comm_and_RF作者Goofer (周大俠)時間6年前 (2017/07/30 17:06)推噓2(2推 0噓 13→)

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CDR 在通訊領域特別是高速傳輸介面中佔有很重要的角色也因此在設計上會有許多相互交錯或是抵觸的考量此外還須符合已知的系統規範(IEEE802.3) 切入正題小弟目前正在研究一個25Gb/s NRZ的half rate CDR 首先我設定閉迴路頻寬，也就是jitter transfer的頻寬為20MHz 設定20MHz的原因是因為回授路徑上有一個除2的divider 與全速率的系統相比，整體的bandwidth會被除2，使得真正的bandwidth為10MHz (設定12MHz的理由是採用802.3ba的jitter tolerance mask，文獻上的corner為4MHz ，而在其他文獻中又看到有一個將BW設為bit rate的1/2578倍的作法) 接著設定迴路濾波器之Phase margin為60度我的charge pump是類比式的 average Iout=600uA Kvco=2*pi*1.3Grad/volt 可以算出 R=416 ohm Cs=59.4p Farad Cp=4.59p Farad Damping ratio=0.7089 natural frequency=9.118MHz 接著在模擬時我發現了矛盾 1.jitter peaking 若要小於0.1dB，damping ration就必須大於約4.6，必須將迴路濾波器的phase margin調整至少大於89.5度，這樣一來會使得濾波器響應過慢而失鎖 2.Jitter tolerance 若要好，就要設定較大的bandwidth，但是會使得recovered clock 的jitter很大，這兩者之間要如何取捨呢? 3.在Razavi 的光通訊中CDR的章節有提到10Gbs的CDR系統一般會將damping ratio設在 10~20之間，但是很明顯這樣的設定會使得系統操作在一個overdamped的行為，想請問這樣的設定是不是有甚麼前提呢?因為控制系通不是操作在critical damped是最好的嗎? 4.依照目前的經驗，jitter bandwidth會影響鎖定的速度與output jitter跟jitter- -tolerance，open loop的phase margin會影響穩定度以及系統對phase error的響應，有沒有可能bandwidth大到一定的程度以後，穩定性就沒辦法用這套準則來看呢? W3db=2*damping ratio*Wn dampging ratio無法無限上綱，Wn就會跟著加大，自然頻率過大使系統穩定度變差 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.114.108.172 ※ 文章網址: https://www.ptt.cc/bbs/comm_and_RF/M.1501405594.A.063.html

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