[問題] PLL控制電壓波形和公式問題

看板Electronics作者 (C.K.)時間7年前 (2017/04/09 15:32), 7年前編輯推噓8(8推 0噓 31→)
留言39則, 7人參與, 最新討論串1/1
各位前輩好 根據上次W大的建議，調整了電路之後，波形如下 http://i.imgur.com/LMvIaS6.png
但是把鎖定電壓放大之後，發現波形看起來很奇怪 http://i.imgur.com/0e8cas7.png
想請問各位前輩，有可能是什麼原因導致波形變成這樣? 參數如下: Fref = 20M Kvco = 2pi*1.737G/V PM = 62度 除數 = 256 Ip = 100uA Rp = 4938.75歐姆 Cp = 257.81p Cz = 17.178p 然後，小弟在讀劉深淵的鎖相迴路時 看到有關damping factor的公式 http://i.imgur.com/KHBBaUD.jpg
然後照著公式下去設計參數 但是又看到Razavi的design of analog cmos integrated circuits書中提到damping factor的公式 http://i.imgur.com/ggGhAUQ.jpg
如果我按照鎖相迴路裡的公式下去計算的話damping factor是1.07 如果我把參數帶入Razavi的公式下去計算的話damping factor是0.41 想請問兩本書中有關damping factor的公式為何差了2pi? 還有我該依照哪本書所提供的公式為依據比較好? 然後，我設計參數方式是按照鎖相迴路裡提到的迴路頻寬K公式 http://i.imgur.com/2CeiW7b.jpg
設定迴路頻寬K是Fref*1/40*2pi，帶入其他參數求出Rp、Cp和Cz 不知道這個順序是不是正確的? 希望各位前輩能撥空解答小弟的疑惑，謝謝各位前輩。 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.117.176.252 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1491723165.A.410.html
推
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感覺是模擬精準度的問題
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x大你好 我是跑.tran 一個step是0.01n 這樣不知道夠不
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夠精確?
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我記得兩本書的Ip定義不一樣 一個是 I vs theta 的斜率
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另一個是I最大最小的差
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所以兩個會差1/2pi
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精準度不是下delmax 嗎？
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c大你好 感謝你的回覆 我再確認看看兩本書的定義
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z大你好 我是用hspice 可是我沒用過delmax 我會再看看
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手冊 謝謝
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.option delmax=0.01n 這指令你下下看
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推
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Kvco 一個是rad/sV 一個是Hz/V
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公式都一樣 值也都一樣
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模擬看起來是simulator resolution的問題
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好的 謝謝z大 我晚點試看看
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w大你好 謝謝你的回答 simulator resolution是因為模
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擬的精準度不夠才會造成的嗎? 還是有什麼其他的可能?
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z大你好 我加了delmax之後 ref跟div反而出現了4n的相位誤差 http://i.imgur.com/nRI41Rb.png
請問這樣是正常的嗎? ※ 編輯: ricy71616 (140.117.176.252), 04/10/2017 14:46:48
推
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感覺正常多了 這圖應該是 cp 有current mismatch
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推
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vc上低頻的成分應該使pfd 把 cp mismatch 轉成相位差造成
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的 高頻的部分應該是震盪器的 clk 透過殺小cgd couple 回
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去的吧
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波形看起來比較正常 vctrl room in 進去看是否抖動頻率
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為輸出的整數倍
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Vctrl有一個低頻週期性的訊號 應該是x大所說的東西
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x大 z大 你們好 這是我的cp充放電圖 http://i.imgur.com/NvsyG6v.png
我自己是覺得我已經調整的滿接近了 不知道這樣的差距是不是還是太大? 然後Vc上的低頻和高頻這邊我有點看不太懂 我按照z大所說的把Vc zoom in 然後看到vc確實是一個類似弦波的波形 頻率是9.6GHz(雖然有些小變化 但是大致上都是維持在9.6GHz) 9.6GHz也是我的參考頻率的整數倍沒錯 那這個頻率跟上述所提到的Vc的高頻和低頻成分有什麼關係嗎? Cgd couple是否跟我的VCO架構有關 我是使用一般的LCVCO(complementary cross coupled) ※ 編輯: ricy71616 (140.117.176.252), 04/11/2017 14:59:27
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你看到鋸齒波型就是current mismatch造成的 zoom in 進
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去看只是要你確定高頻成分的來源是否來自vco 你current
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mismatch看看能否在做小一點 你cp架構有cascode嗎？
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推
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pfd idle pulse 寬度多少呀？ 感覺可以看一下 暫態下的cur
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rent mismatch，dc current mismatch 通常看了只能當參考
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x大 z大 兩位好 這是我的CP架構 https://i.imgbox.com/BMOQTTUa.png
這是PFD idle pulse的波形 https://i.imgbox.com/pBdbH8Tt.png
這是Vc放大圖 https://i.imgbox.com/D5CUY0QT.png
請問我要怎麼確定Vc的高頻是來自VCO? 如果說.tran跟.DC的current mismatch只能當參考的話 那我要用什麼方法看mismatch會比較好? ※ 編輯: ricy71616 (140.117.176.252), 04/12/2017 17:19:21 ※ 編輯: ricy71616 (140.117.176.252), 04/12/2017 17:21:17
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其實我跑current mismatch是用DC方式來跑 掃不同vctrl電
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壓看current mismatch的情況
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你cp架構mfbp以及mfbn的功能是什麼？看不是很懂 比較常
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用的是中間有unit gain buffer的架構
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z大你好 unit gain buffer的做法我有做過 不過我的buffer調整的很差 所以才用這個架構 paper是說當Vcp上升 Mfbp會進入三極管區 Mfbp的阻值降低 然後會減少電流鏡複製到output up的電流量 If Vcp increases,transistor Mfbp enters the triode region. The lowered device on-resistance reduces the amount of current mirrored to the output up current branch. 那我暫時還是使用.DC的方式來調整我的mismatch好了 ※ 編輯: ricy71616 (140.117.176.252), 04/13/2017 18:57:46
推
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><
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推
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我怎麼覺的是mfbn進入triode region 原文寫錯了嗎？
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z大你好 有可能是paper筆誤吧 我自己是也覺得有點怪
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文章裡面是有提到Vcp上升Mfbn會進入triode region 可是
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它也有說Mfbp也會進triode region就是惹
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推
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差2pi似乎是kvco單位問題？
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