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作者 wildwolf 在 PTT [ Electronics ] 看板的留言(推文), 共96則
限定看板:Electronics
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1F→: 不自動被加dummy不代表你不用手動補上,各層 density08/01 13:48
2F→: rule 的規定你還是得要滿足才行。08/01 13:48
1F→: 感覺是加大了TX傳送訊號的 slew rate, 降低對TX的power07/14 10:17
2F→: noise, 然後就改善了TX data jitter07/14 10:17
3F→: slew rate 大,代表瞬間電流大07/14 10:18
4F→: 最上面寫錯,是加電容減少 slew rate07/14 10:20
7F→: 對學生而言 hspice 可以透過 TSRI 申請免費取得使用07/04 09:27
8F→: pspice 只能去找網路破解,不然只能乖乖買07/04 09:28
9F→: 對公司而言,hspice 比 pspice 貴很多07/04 09:29
1F→: 軟體有極限,回頭改電路架構才是正確的。06/17 10:03
1F→: 先接好 standard cell power 才做 CTS, CTS 也會routing06/06 08:29
26F→: 一個NAND gate input SA0 = output SA1, 所以這兩個05/31 08:46
27F→: fault 可以 collapse 成一個來看,所以可以另外算一個05/31 08:47
28F→: collapse fault coverage 出來05/31 08:47
1F推: always@(a or b) if (en) c= a + b05/30 21:45
4F→: 如果你已經遵照良好的寫作習慣來做事,那當然不會有問題05/31 08:40
5F→: 不然一般就是會舉例 sensitivity list not complete05/31 08:41
6F→: procedure assignment 部分用 blocking,部分用 non-bloc05/31 08:41
7F→: king, 造成 race condition 問題, not full case 造成05/31 08:42
8F→: extra latch, cross clock domain 問題, syncrhous rese05/31 08:43
9F→: t 訊號 synthesis 軟體辨識錯誤, 造成合成出來電路無法05/31 08:43
10F→: reset, ... 只要你整合的電路裡面,有一個出問題就有問05/31 08:44
11F→: 題,你又不能保證所有的 code 都是你寫的<05/31 08:44
12F→: 都有通過lint檢查05/31 08:44
1F推: 跟 run-length 相關的 metal spacing 問題,要去改 lef05/30 21:49
2F→: file05/30 21:49
6F→: 因為你也沒講是什麼製程,我就隨便回答,先進製程中,05/31 08:18
7F→: 金屬間的距離會跟平行長度,兩邊金屬寬度都有關連。05/31 08:19
8F→: metal density 的問題,透過 Calibre 之類的軟體,加上05/31 08:19
9F→: dummy metal 就可以滿足 density 問題05/31 08:20
1F→: 你秀的圖VDD和VSS當然不會接起來,先檢查一開始 Global05/29 13:32
2F→: Net Connection 宣告是不是沒設好05/29 13:32
1F→: 斷路的 R 不是無限大?05/09 13:31