[問題] LEC 使用

看板Electronics作者 (草爺)時間5年前 (2019/05/30 01:08), 5年前編輯推噓3(3推 0噓 15→)
留言18則, 4人參與, 5年前最新討論串1/1
想請問電路合成完有需要跟RTL做 LEC嗎？ 還是只有在eco才會使用這套tool 是否真的會有合成完的電路跟預想RTL不一樣的情況 （這裡指的狀況是合成出來的func tion會跟RTL不同） 想來想去都覺得不太可能... 希望有經驗的人能回覆一下！！ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.12.145.203 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1559149697.A.EB5.html ※ 編輯: eamansf96xs (101.12.145.203), 05/30/2019 01:17:08
推
05/30 21:45, 5年前 , 1F
always@(a or b) if (en) c= a + b
05/30 21:45, 1F
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05/30 21:52, 5年前 , 2F
w大 現在大家不都打*代替（）裡面了嗎！
05/30 21:52, 2F
推
05/30 21:55, 5年前 , 3F
有，dc也是有bug的，前公司就曾被dc陰過。
05/30 21:55, 3F
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05/31 08:40, 5年前 , 4F
如果你已經遵照良好的寫作習慣來做事，那當然不會有問題
05/31 08:40, 4F
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05/31 08:41, 5年前 , 5F
不然一般就是會舉例 sensitivity list not complete
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05/31 08:41, 5年前 , 6F
procedure assignment 部分用 blocking,部分用 non-bloc
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05/31 08:42, 5年前 , 7F
king, 造成 race condition 問題, not full case 造成
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05/31 08:43, 5年前 , 8F
extra latch, cross clock domain 問題, syncrhous rese
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05/31 08:43, 5年前 , 9F
t 訊號 synthesis 軟體辨識錯誤, 造成合成出來電路無法
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05/31 08:44, 5年前 , 10F
reset, ... 只要你整合的電路裡面，有一個出問題就有問
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05/31 08:44, 5年前 , 11F
題，你又不能保證所有的 code 都是你寫的<
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05/31 08:44, 5年前 , 12F
都有通過lint檢查
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05/31 08:46, 5年前 , 13F
dc的bug是之前在轉HDL standard 的問題 現在應該沒了
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05/31 08:46, 5年前 , 14F
吧orz :(
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05/31 09:52, 5年前 , 15F
上了一課 感謝
05/31 09:52, 15F
推
05/31 20:27, 5年前 , 16F
dc的演算法一直有在更新，有改就可能會出問題，中彈的那
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05/31 20:27, 5年前 , 17F
個rtl code用前一版或後一版的dc合都不會錯，唯獨那版會
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05/31 20:27, 5年前 , 18F
錯，自此之後公司就規定一定要作lec。
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