[問題] clk tree

看板Electronics作者 (草爺)時間5年前 (2019/06/05 22:59), 編輯推噓3(3推 0噓 8→)
留言11則, 4人參與, 5年前最新討論串1/1
想請問為何clk tree長完 會short所有vdd vss 以及 合成的時候slack等於0.00是可以的嗎？ 還煩請有經驗的人不吝回答 thx -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.14.133.232 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1559746756.A.C65.html
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06/06 08:29, 5年前 , 1F
先接好 standard cell power 才做 CTS, CTS 也會routing
06/06 08:29, 1F
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06/06 10:33, 5年前 , 2F
w大 我應該是這樣做沒錯
06/06 10:33, 2F
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06/06 10:33, 5年前 , 3F
照著cic上課的步驟
06/06 10:33, 3F
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06/06 10:33, 5年前 , 4F
奇怪的一點是我在繞clk tree有些flipflop竟然沒接0.0
06/06 10:33, 4F
推
06/06 12:16, 5年前 , 5F
會不會是clock as data, tool自動認成ignore pin
06/06 12:16, 5F
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06/06 23:55, 5年前 , 6F
clock as data是因為我合成出現錯誤嗎？
06/06 23:55, 6F
推
06/27 00:44, 5年前 , 7F
power鋪太密了嗎？cts routing 只好short也不要route
06/27 00:44, 7F
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06/27 00:44, 5年前 , 8F
不出來
06/27 00:44, 8F
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06/27 00:45, 5年前 , 9F
floating 有可能是netlist不用接例如Qn，詳細看才會
06/27 00:45, 9F
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06/27 00:45, 5年前 , 10F
知道
06/27 00:45, 10F
推
06/27 00:47, 5年前 , 11F
可試試verify lvs看看狀況
06/27 00:47, 11F
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