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作者 PolarBearCat 在 PTT [ Electronics ] 看板的留言(推文), 共23則

限定看板：Electronics

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[問題] 有無方法使電路中的critical pathㄧ樣

[ Electronics ]11 留言, 推噓總分: +6

作者: ilovegarnett - 發表於 2022/04/26 16:44(2年前)

7^F推PolarBearCat: 偷偷告訴你 retiming04/27 18:58

[問題] 時序符合要求 Postsim錯已刪文

[ Electronics ]7 留言, 推噓總分: +3

作者: PolarBearCat - 發表於 2021/11/16 14:49(2年前)

3^F→PolarBearCat: 都是暫存器輸出哦11/16 16:58

7^F→PolarBearCat: 啥很眼熟0.011/17 00:11

[請益] 公家機關裡有作電路設計的職缺嗎?!

[ Electronics ]13 留言, 推噓總分: +7

作者: creation - 發表於 2021/10/07 11:41(2年前)

1^F推PolarBearCat: 高考有相關的考試去看一下10/07 14:01

[問題]新手發問 FPGA啟動開關已刪文

[ Electronics ]5 留言, 推噓總分: +2

作者: tcbt32 - 發表於 2021/09/18 14:33(2年前)

2^F推PolarBearCat: 你只要加上assign sum=a+b+c+d; 就好了09/18 19:08

3^F→PolarBearCat: 這裡不用用到posedge 用純組合邏輯就好09/18 19:09

[問題] reset的必要

[ Electronics ]38 留言, 推噓總分: +10

作者: PolarBearCat - 發表於 2021/08/03 15:50(2年前)

2^F→PolarBearCat: 想說少了那些reset能讓我的時序更好一點08/03 16:40

12^F→PolarBearCat: 原來還要考慮測試小弟才疏學淺謝謝大家08/04 12:54

14^F→PolarBearCat: 請問功能出錯是指？08/04 15:08

32^F→PolarBearCat: 回樓上雖然一開始不知道，但之後接受外部的訊號後08/05 19:34

33^F→PolarBearCat: 就是對的，而pipeline暫存器只要前級的資料進來就是08/05 19:34

34^F→PolarBearCat: 對的08/05 19:34

35^F→PolarBearCat: 當然像是計數器或是狀態暫存器之類的還是要reset08/05 19:34

Re: [問題] 邏輯合成後的電路無延遲

[ Electronics ]32 留言, 推噓總分: +11

作者: spurslover - 發表於 2021/07/06 03:03(2年前)

20^F噓PolarBearCat: 你把sdf拿掉怎麼可能沒錯07/06 21:00

[問題] 模擬的時脈跟合成的時脈約束

[ Electronics ]13 留言, 推噓總分: +4

作者: PolarBearCat - 發表於 2021/05/31 20:34(3年前)

2^F→PolarBearCat: 回樓上可是我在dc合成完的slack都是正的05/31 22:02

[問題] T18 IOPAD訊號模擬問題

[ Electronics ]21 留言, 推噓總分: +4

作者: PolarBearCat - 發表於 2021/05/28 16:30(3年前)

2^F→PolarBearCat: 後來我有試過不管有沒有合成只要模擬的module的cl05/29 12:15

3^F→PolarBearCat: k連接太多reg就會出現這樣的情況05/29 12:15

7^F→PolarBearCat: 回樓上可是頻率放慢模擬就會對05/29 14:10

8^F→PolarBearCat: 線都有接好我猜是pad無法驅動太多分支的clk05/29 14:10

9^F→PolarBearCat: 的確在rtl就會出錯而去只限10ns以下才會 10ns以上05/29 14:11

10^F→PolarBearCat: 就都正確05/29 14:11

12^F→PolarBearCat: 有看sdf檔發現是iopad clk那條延遲太大無法處理高05/29 17:25

13^F→PolarBearCat: 頻信號05/29 17:25

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