[問題] 模擬的時脈跟合成的時脈約束

看板Electronics作者 (北極熊)時間3年前 (2021/05/31 20:34), 編輯推噓4(4推 0噓 9→)
留言13則, 4人參與, 3年前最新討論串1/1
想請問一下大家 假設我今天在dc做合成 給定的條件cycle週期是8ns 可是我在Ncverilog跑模擬時用8ns的clk去跑會出現timing violation(DC的slack大於0） 請問這是為什麼？ 還有一個問題 實務上在設計的時候，在dc給的約束跟跑模擬給的時脈一定要一樣嗎 我用8ns去合成，跑模擬也一定要用8ns嗎 還是我能用更長的週期 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.129.50.224 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1622464482.A.BFD.html
推
05/31 22:00, 3年前 , 1F
就path太長跑不到8n阿
05/31 22:00, 1F
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05/31 22:02, 3年前 , 2F
回樓上 可是我在dc合成完的slack都是正的
05/31 22:02, 2F
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05/31 22:03, 3年前 , 3F
跑跑看presim的sta
05/31 22:03, 3F
推
06/01 08:45, 3年前 , 4F
只要不是hold time violation
06/01 08:45, 4F
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06/01 08:45, 3年前 , 5F
稍微降頻跑沒什麼問題
06/01 08:45, 5F
推
06/02 10:45, 3年前 , 6F
你這只能說明NC DC合出來的東西不一樣而已
06/02 10:45, 6F
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06/02 10:45, 3年前 , 7F
我猜在一些constraints地方你可能沒下完整
06/02 10:45, 7F
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06/02 10:46, 3年前 , 8F
最常見的就是一些該ignore的沒做
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06/02 10:47, 3年前 , 9F
dc 一般給的高一點 這樣之後才有空間
06/02 10:47, 9F
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06/02 10:48, 3年前 , 10F
那只是前端做的 最後還是看後端的
06/02 10:48, 10F
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06/02 10:48, 3年前 , 11F
只要你hold time OK 原則上ok pvt有時要再看一下
06/02 10:48, 11F
推
06/02 10:57, 3年前 , 12F
啊 另一個問clock是不是也是你 就別刪了 後人可以
06/02 10:57, 12F
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06/02 10:57, 3年前 , 13F
參考啊
06/02 10:57, 13F
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