Re: [問題] 邏輯合成後的電路無延遲

看板Electronics作者 (肥宅最後希望)時間2年前 (2021/07/06 03:03), 2年前編輯推噓11(13推 2噓 17→)
留言32則, 14人參與, 2年前最新討論串2/2 (看更多)
謝謝各位的回覆 後來我自己回去檢查時才發現在指令端跟tb裡面重複宣告了 才導致沒有把sdf時間資訊吃進去 後來重新跑過發現邏輯合成後的電路有錯QQ 想請教各位如果RTL層級正確合成完後的電路有錯該從什麼地方下手 因為我開syn波型檔我知道有錯 但是要debug也不可能從合成完的code除錯因為都是邏輯閘 變成說還是只能看RTL code但是跑tb 他又是對的 有沒有大大可以提供一些想法給小弟參考 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.200.185.32 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1625511800.A.760.html
推
07/06 07:17, 2年前 , 1F
邏輯合成後的電話 感覺好潮
07/06 07:17, 1F
推
07/06 07:48, 2年前 , 2F
合成後電路有錯是functionality問題嗎？通常是timin
07/06 07:48, 2F
→
07/06 07:48, 2年前 , 3F
g或是constraint沒下好，timing給鬆一點現在試試看
07/06 07:48, 3F
→
07/06 07:48, 2年前 , 4F
？
07/06 07:48, 4F
目前碰到的問題是合成後tb檔跑起來有錯沒辦法100%正確
推
07/06 07:50, 2年前 , 5F
你在合的時候design compiler有報error或者warning
07/06 07:50, 5F
在合成的時候沒有warning
→
07/06 07:50, 2年前 , 6F
嗎？timing合成後有violation嗎？
07/06 07:50, 6F
合成之後跑tb一直跳timing violation
推
07/06 09:02, 2年前 , 7F
要看是什麼錯 是對不起來還是什麼?
07/06 09:02, 7F
※ 編輯: spurslover (1.200.185.32 臺灣), 07/06/2021 10:12:47
→
07/06 10:23, 2年前 , 8F
那就是你的coding style不對 合出錯的電路
07/06 10:23, 8F
所以可能是我的RTL 層級coding style不對導致合成出來錯誤的電路嗎？ ※ 編輯: spurslover (1.200.185.32 臺灣), 07/06/2021 10:32:08
推
07/06 13:33, 2年前 , 9F
降頻
07/06 13:33, 9F
推
07/06 13:51, 2年前 , 10F
no timing gating 錯？
07/06 13:51, 10F
→
07/06 13:52, 2年前 , 11F
sim
07/06 13:52, 11F
合成頻率已經從原本10ns 改成100ns 目前正在用spyglass檢查RTLcode 因為現在跑出來有值都是還是有錯 ※ 編輯: spurslover (1.200.185.32 臺灣), 07/06/2021 15:06:32
推
07/06 15:11, 2年前 , 12F
設no specify跑gate sim,不然比lec
07/06 15:11, 12F
目前沒有引入sdf時間資訊 單純跑gate sim而已 看來是在合成時產生錯誤 ※ 編輯: spurslover (1.200.185.32 臺灣), 07/06/2021 15:52:07 有人知道這行報錯的意思嗎？ 看了很久還是不明白為什麼這行顯示錯誤 （用spyglass看的） https://i.imgur.com/5Vp70IX.jpg
https://i.imgur.com/1fw8RyW.jpg
※ 編輯: spurslover (1.200.185.32 臺灣), 07/06/2021 16:14:24
→
07/06 18:10, 2年前 , 13F
你timing violation 跳的是setup 還hold?
07/06 18:10, 13F
→
07/06 18:19, 2年前 , 14F
hold time
07/06 18:19, 14F
→
07/06 18:20, 2年前 , 15F
但目前碰到的狀況應該是合成後有錯因為已經把時間資訊
07/06 18:20, 15F
→
07/06 18:20, 2年前 , 16F
拿掉了
07/06 18:20, 16F
→
07/06 18:30, 2年前 , 17F
你要不要單獨把你那個_dff.v檔合成看看啊
07/06 18:30, 17F
→
07/06 18:31, 2年前 , 18F
不然就是把_dff.v裡面的code丟上來大家看看
07/06 18:31, 18F
https://i.imgur.com/wC6vjzC.jpg
看起來是沒啥大問題 ※ 編輯: spurslover (1.200.185.32 臺灣), 07/06/2021 18:42:32
推
07/06 19:42, 2年前 , 19F
你的_dff.v的input數量和dff8的_dff不一致
07/06 19:42, 19F
噓
07/06 21:00, 2年前 , 20F
你把sdf拿掉怎麼可能沒錯
07/06 21:00, 20F
推
07/07 01:51, 2年前 , 21F
Instance 的時候port by name 比較不會出錯
07/07 01:51, 21F
噓
07/07 01:53, 2年前 , 22F
上一篇問你有沒有annotate sdf 你說有
07/07 01:53, 22F
→
07/07 01:53, 2年前 , 23F
然後現在又說沒有
07/07 01:53, 23F
推
07/07 04:55, 2年前 , 24F
。。....為什麼總覺得你好像得重新學流程的感覺?
07/07 04:55, 24F
→
07/07 04:57, 2年前 , 25F
有 violation 是錯那樣 邏輯錯 合成錯? 還是對不
07/07 04:57, 25F
→
07/07 04:57, 2年前 , 26F
起來 你都沒回應這些問題啊 .... 然後一下說有一下
07/07 04:57, 26F
→
07/07 04:58, 2年前 , 27F
說沒有BA SDF
07/07 04:58, 27F
推
07/07 12:27, 2年前 , 28F
跟同事好像,整天在瞎問問題
07/07 12:27, 28F
推
07/07 13:06, 2年前 , 29F
就有錯都別人錯 軟體錯 一定不是自己錯?
07/07 13:06, 29F
→
07/07 13:08, 2年前 , 30F
如果是hold time很多 代表你就沒有delay啊= ="
07/07 13:08, 30F
推
07/08 02:37, 2年前 , 31F
hold time 就塞一堆buffer inverter
07/08 02:37, 31F
→
07/09 23:17, 2年前 , 32F
如果timing都拿掉了還是有錯就直接比波形吧 GLS vs RTL
07/09 23:17, 32F
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