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作者 bakerly 在 PTT [ Electronics ] 看板的留言(推文), 共248則
限定看板:Electronics
[請益] Verilog合成電路書籍
[ Electronics ]10 留言, 推噓總分: +4
作者: jb679123 - 發表於 2015/07/22 22:37(10年前)
7Fbakerly: 我猜是指Reuse Methodology Manual07/23 16:30
[問題] Design Complier遇到問題
[ Electronics ]8 留言, 推噓總分: +2
作者: windsfk - 發表於 2015/07/07 15:57(10年前)
8Fbakerly: 你的design裡有timing loop 才會有這廙warning07/08 14:47
[問題] verilog waveform問題
[ Electronics ]40 留言, 推噓總分: +13
作者: andy433268 - 發表於 2014/12/17 14:17(11年前)
14Fbakerly: 我覺得你的認知是對的,奇怪的是模擬結果,我跑結果是反12/17 18:05
15Fbakerly: 向慢1T。12/17 18:05
17Fbakerly: 你test bench怎麼寫,我照你寫的module key,加上我自己12/17 18:52
18Fbakerly: 的bench跑出來是反向慢1t沒錯。12/17 18:52
22Fbakerly: ncverilog12/17 22:23
[問題] Design Compiler的面積問題
[ Electronics ]7 留言, 推噓總分: +2
作者: bbogod - 發表於 2014/06/10 14:35(11年前)
6Fbakerly:我比較難想像的是memory compiler產生的rom會比合成的還大06/13 23:21
7Fbakerly:除非你的ROM size很小...要不然還沒見過比合成還大的case06/13 23:25
[問題]fsdb2vcd還抓得到嗎
[ Electronics ]5 留言, 推噓總分: +4
作者: jason830301 - 發表於 2013/11/05 19:14(12年前)
3Fbakerly:工作站上用nWave開吧....vi會用後其它的編輯器會看不上眼.11/05 22:36
[問題] 請問仿真器是做甚麼的?
[ Electronics ]2 留言, 推噓總分: 0
作者: Deltaguita - 發表於 2012/05/04 13:23(13年前)
1Fbakerly:仿真板就ICE啊...可以讓你開發程式用的..05/04 20:51
[問題] 關於verilog synthesis apr的一些問題
[ Electronics ]18 留言, 推噓總分: +2
作者: meldedis2410 - 發表於 2012/04/18 01:21(14年前)
7Fbakerly:是function錯還是timing不對導致結果不對?APR tool不太可04/18 21:14
8Fbakerly:能改到你的function, 如果presim對那就應該是timing不對,04/18 21:15
9Fbakerly:這種問題STA分析應該看得出來。最笨的方法就是把FSDB打開04/18 21:15
10Fbakerly:來慢慢比找出那裡不一樣就知道錯在那裡了。04/18 21:16
[問題] 有關ic的接線
[ Electronics ]5 留言, 推噓總分: +1
作者: wfjyddotnbo - 發表於 2012/03/27 03:09(14年前)
2Fbakerly:1&2input看進去是gate,不是直通到output。 3.這要問助教吧03/27 12:51
[問題] 請教Verilog Testbench語法問題?
[ Electronics ]10 留言, 推噓總分: +3
作者: brandy613 - 發表於 2012/01/06 22:24(14年前)
6Fbakerly:如果enable是在2之後才起來的話,應該是在3do_something01/07 17:28
[問題] verilog dc 找所有path
[ Electronics ]3 留言, 推噓總分: 0
作者: osole - 發表於 2012/01/02 16:16(14年前)
2Fbakerly:你先用report_analysis_coverage看看有多少path沒01/04 13:30
3Fbakerly:constrain 到吧..01/04 13:30