[問題] Design Complier遇到問題

看板Electronics作者windsfk (風)時間10年前 (2015/07/07 15:57)推噓2(2推 0噓 6→)

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我在合成加入DFF做管線化的電路後在合成時遇到warning message 它寫 Disabling timing arc between pins 'A0' and 'Y' on cell 'aaa10/sp_2/U11' 一共跳出了約50個類似的訊息只在 ' ' 中間有不同的名子不知道這個warning代表遇到什麼呢? 在加入DFF後電路的combinational面積變小產生noncombinational面積但總cell area面積變小 <== 不知這樣是否正常 (如正常該怎麼解釋呢?) 我的verilog code是用gate level連線完成的module DFF是這樣寫的 module dff(p_in,q_out,clk,rst); //1delay q=p input clk,rst; input [3:0] p_in; output reg [3:0] q_out; always@(posedge clk) begin q_out= rst ? 4'b0 : p_in; end endmodule DC新手需要前輩的建議不知道我獲得的情況正不正常又該怎麼解釋呢? 誠心發問 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.115.73.204 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1436255855.A.672.html

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hsnuyi

07/07 17:28, , 1^F

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hsnuyi

07/07 17:29, , 2^F

07/07 17:29, 2^F

請問版大我該怎麼寫比較好剛剛去查文章好像要用叫做nba的方式寫成 q_out <= rst ? 4'b0 : p_in; 這樣才會一起更新版大說特別寫一個DFF是什麼意思? 可以不用寫嗎? ※ 編輯: windsfk (140.115.73.204), 07/07/2015 18:04:02

推

mmonkeyboyy

07/07 21:31, , 3^F