[問題] 關於verilog synthesis apr的一些問題

看板Electronics作者 (Daikin)時間14年前 (2012/04/18 01:21), 編輯推噓2(2推 0噓 16→)
留言18則, 5人參與, 最新討論串1/1
不才小弟最近剛學cell base design 我把verilog code打完之後用ncverilog模擬function是我想要的 然後用老師給的cell library合成後作gate sim也是我想要的function 之後再用Astro作自動佈局繞線 整個流程走下來synthesis跟APR都沒出現嚴重的Error 之後我把得到的layout作DRC和LVS檢查也都有通過 問題是這個時候跑post Layout模擬 怎麼跑function就是和gate sim以前的不一樣 有試過給不同的timming constraint和把模擬的clk週期變長之類的 可是並沒有什麼改善 想請問版上大大 有沒有可能layout DRC和LVS都有過 可是繞出來的電路function是錯的？ 想再請問 這種用tool作的電路 如果發生問題 比較可能是錯在哪裡(code或constraint)？ 該如何處理@@？ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 123.195.206.83
推
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post-sim要掛timing model..
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04/18 19:29, , 2F
請問timing model指的是.sdf檔嗎？合成完和post lay-
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out 模擬我都有加入各自的.sdf 只是pos-sim的結果輸
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出信號有錯誤 後來試著把pos-sim掛gate-sim的.sdf檔
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波型才是正確的，請問這是APR的過程中有錯誤造成的？
04/18 19:32, 5F
推
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formal跑了嗎 sta跑了嗎 沒跑這些去跑post-sim只是浪費時間
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是function錯還是timing不對導致結果不對?APR tool不太可
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能改到你的function, 如果presim對那就應該是timing不對，
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這種問題STA分析應該看得出來。最笨的方法就是把FSDB打開
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來慢慢比找出那裡不一樣就知道錯在那裡了。
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感謝樓上大大幫忙解答!!!由於只是初學，老師並沒有要
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求我們用其他的驗證軟體，單純就跑完DRC、LVS之後pos
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sim看看輸出波型是不是對的。後來做完PEX之後用nano-
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sim跑，結果波型和gatesim的一樣，所以我想可能是pos
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sim的timing也就是APR過程產生的timing不對吧！
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不過還是謝謝樓上幾位大大熱心相助!!!
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不過還是謝謝樓上幾位大 https://noxiv.com
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09/17 23:19, , 18F
是function錯還 https://daxiv.com
09/17 23:19, 18F
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