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作者 bakerly 在 PTT [ Electronics ] 看板的留言(推文), 共248則

限定看板：Electronics

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[問題] 新手請教CPU控制電路的問題

[ Electronics ]19 留言, 推噓總分: +2

作者: sunnykiller - 發表於 2023/07/20 10:56(2年前)

12^F→bakerly: 如果你想知道的是and/or 閘的原理，你應該去看電子學mos07/21 07:47

13^F→bakerly: 在飽和區的特性。如果你想知道and/or/dff怎麼實現cpu你需07/21 07:47

14^F→bakerly: 要去看邏輯設計。07/21 07:47

[問題] SRAM 1-port,2-port,dual-port差別

[ Electronics ]17 留言, 推噓總分: +9

作者: g1990822 - 發表於 2020/10/16 04:27(5年前)

3^F推bakerly: 你可以把two port ram想像成一顆只能寫的ram和一顆只能讀10/16 22:57

4^F→bakerly: 的ram，各有各的clk，addr和en。當reb為0且rck正緣來時把10/16 22:57

5^F→bakerly: di寫入ra。當web為0且wck正緣來把把wa的值送到do去。10/16 22:57

6^F推bakerly: 忽然發現我把讀和寫寫反了，不過意思到了看的懂就好。10/17 07:57

[問題] verilog register奇怪變化

[ Electronics ]39 留言, 推噓總分: +12

作者: yuehyueh24 - 發表於 2020/08/06 15:29(5年前)

8^F推bakerly: 你的awready_m_inf和awvalid_m_inf是不是和wns =>wcs用不08/06 21:39

9^F→bakerly: 同個clk產生的08/06 21:39

[問題] ROM跟SRAM的power,area比較

[ Electronics ]8 留言, 推噓總分: +4

作者: patrick1258 - 發表於 2020/05/04 13:15(5年前)

1^F推bakerly: 會小很多。05/04 15:35

[問題] verilog 合成問題

[ Electronics ]32 留言, 推噓總分: +12

作者: eecheng87 - 發表於 2020/04/03 01:33(5年前)

5^F推bakerly: 1.initial是不可合成的. 2.always寫combination logic時i04/03 08:04

6^F→bakerly: nput沒寫在sensitive list裡就會合出latch。 3.這個電路04/03 08:04

7^F→bakerly: 沒看到clk，看來是純組合邏輯組成的，又有timing loop，04/03 08:04

8^F→bakerly: 就算真合的出來了應該也會跑錯吧。04/03 08:04

21^F推bakerly: 組合邏輯沒有reset，你能想像的出來inverter的reset是什04/03 22:07

22^F→bakerly: 麼嗎?而timing loop正常情況下是不應該存在的東西，比如04/03 22:07

23^F→bakerly: 你把一個inverter的輸出接到它自己的輸入，這就是一條tim04/03 22:07

24^F→bakerly: ing loop，這時你畫的出這個inverter的波形嗎?04/03 22:07

[問題] AI硬體加速器入門請教

[ Electronics ]15 留言, 推噓總分: +5

作者: ayn775437403 - 發表於 2020/03/30 20:58(5年前)

4^F推bakerly: 一個mac就是一個乘加器，而pe(process element)除了乘加03/31 18:18

5^F→bakerly: 外多了控制單元，控制一些像資料流或小數點位置之類的按03/31 18:18

6^F→bakerly: 制電路。03/31 18:18

[問題] verilog 語法

[ Electronics ]4 留言, 推噓總分: +1

作者: sam77359 - 發表於 2020/03/25 15:47(5年前)

1^F→bakerly: 這不是c，給值不能這樣給。03/25 17:42

[問題] 讀取類比信號有雜訊

[ Electronics ]8 留言, 推噓總分: +3

作者: patricklee - 發表於 2019/10/20 00:44(6年前)

6^F推bakerly: 以前的經驗，探棒會有個幾p的負載，如果你的訊號一接示波10/21 22:30

7^F→bakerly: 器就ok，那接個幾p的電容到地通常會有用。10/21 22:30

[問題] 4x4 乘法器 verilog 一問已刪文

[ Electronics ]5 留言, 推噓總分: +1

作者: coolcoolho - 發表於 2019/08/26 22:15(6年前)

4^F推bakerly: initial clk =0,下一個initial clk=1，到底一開始clk是008/27 20:33

5^F→bakerly: 還是108/27 20:33

[問題] async reset一個問題

[ Electronics ]12 留言, 推噓總分: +4

作者: BaChi5566 - 發表於 2019/07/16 17:20(6年前)

3^F推bakerly: 順序應該是edge發生->進入always->檢查條件->執行敍述。07/17 13:32

4^F→bakerly: 而不是你講的把clk rising前的b給a。07/17 13:32

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