[問題] Design Compiler的面積問題

看板Electronics作者bbogod時間10年前 (2014/06/10 14:35)推噓2(2推 0噓 5→)

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小弟是走full custom設計已經設計過ROM(read only memory)與PLA(programmable logic array)的部分其中有記憶體產生器的部分例如 1.使用Verilog code撰寫一個ROM再經過Design Compiler合成 2.Artisan Memory Compiler自動產生ROM 但是就以Verilog Code所合成出來的面積是最小，就以我個人能力之下把MOS縮到最小仍然還是無法接近Design Compiler所合出來的面積而我想詢問的是，他是用甚麼方式可以把面積壓成這麼小? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 36.238.39.153 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1402382155.A.F7D.html ※ 編輯: bbogod (36.238.39.153), 06/10/2014 14:36:21

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mmonkeyboyy

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bbogod

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ptta

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