作者 Acme 在 PTT [ Electronics ] 看板的留言(推文), 共73則

[問題] SOC encounter 做了CTS以後的timing問題

[ Electronics ]16 留言, 推噓總分: +3

作者: coolderek29 - 發表於 2011/06/18 22:23(13年前)

6^F推Acme:想請教一下,為什麼density要設那麼高 ?06/19 09:36

11^F推Acme:了解,不過density設高,通常表示APR的schedule可能會delay很久06/20 10:52

12^F→Acme:曾參與過一個把density設很高的ic,後來APR嚴重delay,06/20 10:54

13^F→Acme:也參與過一個以schedule為最高考量的ic,所以try route後,就把06/20 10:55

14^F→Acme:die size放大,最後很快就tapeout...當然毛利就很難看^^06/20 10:56

[心得] Verilog使用nonblocking assignment解ꠠ…

[ Electronics ]19 留言, 推噓總分: +5

作者: zxvc - 發表於 2010/08/24 19:44(13年前)

9^F推Acme:呵呵,想當初;我也曾在這版上,說加#dly的好處...理由同上...08/24 21:42

10^F→Acme:不過被說一定沒啥design經驗..後來就索性把文刪了08/24 21:44

15^F→Acme:小公司,不足掛齒...不敢讓colinshih笑了..08/30 00:02

Re: [問題] design compiler後counter(計數器)總是 …

[ Electronics ]5 留言, 推噓總分: +1

作者: zxvc - 發表於 2010/08/14 22:34(13年前)

5^F推Acme:FPGA不會做testing08/15 15:11

Re: [問題] design compiler後counter(計數器)總是 …

[ Electronics ]8 留言, 推噓總分: +1

作者: Acme - 發表於 2010/08/14 21:02(13年前)

3^F→Acme:嗯,因為PLL是類比module,scan不會測它,但scan會串DFF..08/14 21:19

7^F→Acme:同意,但不串會降coverage,若硬要串,定要多一些額外電路來解08/14 21:24

[問題] VERILOG SHIFT REG

[ Electronics ]26 留言, 推噓總分: +6

作者: zx33571163 - 發表於 2010/08/14 20:39(13年前)

1^F推Acme:為啥只有一個buf1out1? 2,3呢? 這樣看不出規則08/14 21:16

2^F推Acme:如果這樣,那直接把他改成89 or 90bit就好;到180是障眼法08/14 21:32

3^F→Acme:不對,還是要到179,out2,3是障眼法...08/14 21:36

4^F→Acme:buffer[180:0]<={buffer[178:2],buffer1,buffer2};08/14 21:41

5^F推Acme:buffer[180:0]<={buffer[178:0],buffer1,buffer2}; 才對^_^08/14 21:44

10^F→Acme:output不能間斷嗎? 還是3B到下個3B可以停?08/14 22:08

11^F→Acme:不能間斷的話,lb要夠大...但應該也不需要到20000多bit08/14 22:10

13^F→Acme:為啥要存滿才開始讀?而且要20000b? 是design還是test bench?08/14 22:20

15^F推Acme:那就wadr<=wadr+2; 等write完 radr<=radr+3;08/14 22:37

Re: [問題] design compiler後counter(計數器)總是 …

[ Electronics ]20 留言, 推噓總分: +5

作者: Acme - 發表於 2010/08/14 10:54(13年前)

3^F→Acme:我認為如果除頻是做在pll內,應該會有很多source...08/14 13:51

4^F→Acme:因為,一般ic,會有一堆不同的clk...08/14 13:52

5^F→Acme:另外,我又想到,用數位做,好像在at speed測試時,會有些麻煩08/14 13:53

Re: [問題] 關於verilog signal&varieble問題

[ Electronics ]51 留言, 推噓總分: +11

作者: Acme - 發表於 2009/04/15 22:21(15年前)

45^F→Acme:其實,我的重點是:d是DFF,不是combinational ckt...04/17 20:50

46^F→Acme:我也說了,分開不一定會比較好閱讀.....04/17 20:51

47^F→Acme:而且,tst<=tst+1; 其實不是分開...而是test<=test_pre才是04/17 20:52

48^F→Acme:我說對新人很好,是只對完全空白的新人,還沒有seq. com.的概念04/17 20:58

49^F→Acme:當然...各位早就遠遠超過了新人許久了...04/17 21:01

Re: [問題] 一些數位ic design遇到的問題

[ Electronics ]8 留言, 推噓總分: +2

作者: Acme - 發表於 2009/04/10 23:10(15年前)

3^F→Acme:tree長的再怎麼長,只要都有balance,應該就可以...04/11 01:10

4^F→Acme:雖然,長的越長越不好....04/11 01:11

6^F→Acme:IP to IP 只要是同個clk domain,不也是要Balance ?04/11 11:03

7^F→Acme:latency只是要讓每條tree長度差不多吧..不過這是CTS的issue..04/11 11:07

Re: [問題] sdram位址線接錯

[ Electronics ]8 留言, 推噓總分: +1

作者: Acme - 發表於 2009/02/21 20:20(15年前)

6^F→Acme:1.sdram 通常要support Byte access02/24 23:06

7^F→Acme:2.cpu到sdram線接錯了...不表示dma也錯...02/24 23:07

8^F→Acme:32bit bus會錯...因為read 都是直接讀 32 bit02/24 23:09

Re: [請益] Design Compiler

[ Electronics ]1 留言, 推噓總分: +1

作者: sasako - 發表於 2007/12/25 15:39(16年前)

5^F推Acme:designware12/25 22:58

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