Re: [問題] design compiler後counter(計數器)總是 …
你的文件是從create_generated_clock來的..
所以我猜測 :
做DFF除頻器，synthesis/STA時
要 create_clock
create_generated_clock
create_generated_clock
......
PLL除頻器，synthesis/STA時
要 create_clock
create_clock
......
這兩個比較起來，後者比較簡單，只要在每個root create_clk 就好
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而fpga有提供PLL的除頻器，我猜
可能是從PLL除出來的clk，跑到每個DFF的路徑就會有balance，
而一般用DFF除出來的clk，是不會balance的，
所以除出來後的clk，一定要透過bufg 才能讓 clk balance ，
如果能利用pll除出來的 clk
應該可以省 bufg 的 resource
※ 引述《zxvc (眾生都是未來佛)》之銘言：
: ※ 引述《maxwellee (maxwell)》之銘言：
: : 我是用counter拉出來做除頻clk 結果counter老出現violation
: : 請問該怎麼處理呢?
: : 還是sdc要怎麼針對這個問題去設定呢?如set_ideal_net?dont_touch_network?
: : 謝謝
: "Generated Clocks"[1]
: A design might include clock dividers ...
: Command: create_generated_clock
: 另外借問個問題，為什麼有人說不建議使用DFF除頻器，
: 最好用PLL來作除頻器？
: 對於數位cell-based的設計者，如果只用DFF做除頻器感覺難度
: 沒有與整合PLL的難度高。
: 如果做純數位的DFF除頻器就很好用，那為何許多FPGA卻有提供PLL的除頻器？
: 那用PLL除頻器的優點在哪裡？
: 希望有設計過這類電路的大大能指點一下。
: References:
: [1] Synopsys Inc., "Synopsys Timing Constraints and Optimization User Guide,"
: Version C-2009.06, p.p. 2-29, June 2009.
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完整討論串 (本文為第 2 之 8 篇)：