Re: [請益] Design Compiler

看板Electronics作者 (微笑待人)時間18年前 (2007/12/25 15:39), 編輯推噓1(1推 0噓 0→)
留言1則, 1人參與, 最新討論串5/6 (看更多)
推
12/24 19:34,
把時間壓到負的這沒意義吧，比你需要的時脈再多一些
12/24 19:34
→
12/24 19:35,
margin給APR分段吃去吃就可以了，不然為了timing塞一堆
12/24 19:35
→
12/24 19:37,
buffer跟選用大尺寸的gate或大面積架構根本over design
12/24 19:37
→
12/24 19:38,
用ripple即可達成目的的話，何必為了壓時間讓他用CLA
12/24 19:38
我的意思只是壓到0而已 可是因為有時候壓個5.8 or 5.6 or 5.4 slack可能都是零.. 所以才會講壓到負的為止..正確應該講壓到負之前一個的時間 原PO是想看最快能跑多快!!所以我只是應他要求而已... 但這些都只是參考而已.. 當然這可能只是一個作業，有時候打分數可能會跟速度和面積有 關係，可以考慮一下trade off囉~ 不過synthesis可以幫你合出CLA唷!這點我倒是不知道... 以為隨便寫個A+B都只是合出ripple而已... 不知道CSA也可以合得出來嗎??? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.135.103.42 ※ 編輯: sasako 來自: 220.135.103.42 (12/25 15:40)
推
12/25 22:58, , 1F
designware
12/25 22:58, 1F
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