作者查詢 / a86692472
作者 a86692472 在 PTT [ Electronics ] 看板的留言(推文), 共46則
限定看板:Electronics
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2F→: 請參考fab文件,看NW-SUB and DNW-SUB 的電壓操作範圍01/21 14:21
3F→: 未看先猜是3.3V,然後RA給1.1*VDD01/21 14:21
4F→: 所以就你目前提供的資訊,結論就是你先接0V01/21 14:21
5F→: 然後,討論PMOS的NW和寄生路徑,01/21 14:30
6F→: 建議畫個cross section 來討論,有點抓不到你的問題01/21 14:30
7F→: 2. 大電壓夾插的確更容易trigger latchup01/21 14:35
8F→: 你的確可以用拉開距離降低風險,01/21 14:35
9F→: 或是適當地增加保護電路01/21 14:35
1F→: 最低被承認為 logic high 的電壓為 0.7*VDD03/04 00:24
2F→: 最高被承認為 logic low 的電壓為 0.3*VDD03/04 00:25
1F噓: 別亂回... 你這樣要賺錢謀生 你客戶要很凱耶01/24 00:17
2F→: 你還不如乖乖想 idea 養專利或賣專利01/24 00:17
2F→: I1*R1 > (VDD-VSS-Vtn) 的 那個 I1 為假根12/25 20:55
3F→: VB 有帶回去等式驗算過嗎... 要不要重算一下公式解12/27 10:32
1F→: 你要定義 psub,nwell 的電位 當然用 PP,NP 定義那個11/17 15:34
2F→: implant11/17 15:34
32F→: 你的列式錯了 時域上 怎麼會每個時刻Vin 都一樣呢09/08 11:46
33F→: 然後 為什麼 Vout(t)=Vout(t-1)+Vin'(t) ?09/08 12:01
39F→: 你說僅看DC也好 但重點就如sam大說的 你拿穩態分析的09/08 16:38
40F→: 方法推時域的樣子 不覺得搞錯什麼嗎09/08 16:38
1F→: 不過是兩個邏輯電路 不用這麼認真吧 @@08/15 20:49
3F→: 需要 reset 是防止亂輸出 或 unknown 造成漏電08/03 21:18
1F噓: foundry 的名稱遮掉吧 不怕被法務查水表嗎?08/03 12:13
3F→: 樓下電子精英XDD07/14 21:31