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討論串[問題] Verilog multi dimension arrays

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[問題] Verilog multi dimension arrays

推噓8(8推 )留言30則，0人參與作者hardman1110 (笨小孩)時間13年前 (2010/09/26 23:43)資訊

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在一本verilog實務設計的書上有看到它支援多維陣列. 請問這是可以合成的嗎?. 我是否可以做以下宣告:. reg [1:0]c[0:1];. reg [1:0]a[0:1];. reg [1:0]b[0:1];//都是寬度、大小為2的陣列. 然後用for回圈assign. c[i]<=a[i]+

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Re: [問題] Verilog multi dimension arrays

推噓4(4推 )留言39則，0人參與作者sasako (模糊地讓我看不清)時間13年前 (2010/09/28 01:35)資訊

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最簡單的方法... addr只有0跟1，就不要用陣列宣告囉！. 嫌麻煩要改code. 那就. wire [1:0]a0 = a[0];//for debug. wire [1:0]b0 = b[0];//for debug. wire [1:0]c0 = c[0];//for debug. 反正到時

Re: [問題] Verilog multi dimension arrays

推噓0(0推 )留言2則，0人參與作者zxvc (眾生都是未來佛)時間13年前 (2010/09/29 20:07)資訊

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我成功用VCS dump memory/MDA成FSDB。. 這是測試檔(Verilog):. http://cid-87cef5e6683b5427.office.live.com/self.aspx/Share/t.v. 這是參考VCS compilation指令，詳情[1]：. vcs -fu

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Re: [問題] Verilog multi dimension arrays

推噓0(0推 )留言0則，0人參與作者zxvc (眾生都是未來佛)時間13年前 (2010/10/01 06:46)資訊

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[恕刪]. 我知道C也可以參數化，. 但這會比Verilog/SystemVerilog的參數化方便嗎？. Verilog/SystemVerilog不需要這麼多的複製貼上。. 舉個例，如果有個top module，它instantiates多個submodules，. 如果這些submodules

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Re: [問題] Verilog multi dimension arrays

推噓1(1推 )留言4則，0人參與作者sasako (模糊地讓我看不清)時間13年前 (2010/10/02 13:31)資訊

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或許我沒講得很清楚，針對這個主題debug array，. 假如要debug的話，我覺得會用我前幾篇講的方式，. 就是另外wire訊號出來看，使原本的array可以延續. 原本的參數模式.... 我並不是說不愛用parameter，好用的東西，對我這. 個懶人幫助最大.... 至於若是宣告的dept

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