Re: [問題] Verilog multi dimension arrays
[恕刪]
: → sasako:c也可以define 可以參數化 對我個人而言 很習慣這樣寫.. 09/30 22:24
我知道C也可以參數化，
但這會比Verilog/SystemVerilog的參數化方便嗎？
Verilog/SystemVerilog不需要這麼多的複製貼上。
舉個例，如果有個top module，它instantiates多個submodules，
如果這些submodules當初也是用Verilog/SystemVerilo參數化，
那只要改top的parameter，就可以了。
C也許是，動了一個參數，sub-modules都要個別去重新產生新的code、
複製貼上。
小的design，這樣作也許還OK。大design，這不是麻煩、易錯嗎？
所以我喜歡能用Verilog/SystemVerilo就用它解決，
剩下的才考慮用C解決。
: → sasako:在配合UltraEdit的編輯 很容易達成 ... 因為用你的方法 09/30 22:26
: → sasako:我還要去參考一些文件 且要擔心dump出來的東西太大 09/30 22:27
看文件很難嗎？
如果認為要看文件就是很麻煩的事，
我想這有時會是會阻礙人進步的。
另外為何你認為展開array，會比不展開dump出來的檔案還大？
我反而認為應該是差不多。展開的寫法會比不展開省在哪裡？
除非你的意思是說，用我說的那個方法會dump所有array，
用展開可以只展開要dump的部分。
但FSDB其實也有指令可以dump指定array。
: → sasako:反正為了debug 讀進 寫出有沒有錯誤 覺得不需要太複雜 09/30 22:28
: → sasako:複製貼上 應該不用5秒鐘..重點只在於我想直接快速拉訊號線 09/30 22:30
: → sasako:作debug而已.. 09/30 22:30
: → sasako:假如我今天要把他做成IP來使用 才會去把所東西參數化 09/30 22:31
現在SoC設計講reuse，參數化是好習慣。
: → sasako:且公司會有很多design rule需要遵循 SystemVerilog就是不行 09/30 22:41
: → sasako:作為design的使用的語言 不過可以運用在驗證model pattern 09/30 22:42
: → sasako:或許你以後適合驗證 畢竟這種人比designer還少.. 09/30 22:45
我反而覺得我不太會用SystemVerilog的驗證的部分，
而是我比較熟SystmVerilog比Verilog多的設計能力。
例如SystemVerilog淮許IO port是2D以上的array，
這在Verilog是不支援的。
: → sasako:SystemVerilog的確是可以像C一樣 精簡code 但是公司很多 09/30 22:48
: → sasako:tool不吃他的語法 這樣作最後只是自己搞自己而已 09/30 22:49
: → sasako:作為designer要非常小心 寫你有把握的寫法 要確定他可以相 09/30 22:50
: → sasako:容於每套tool 不要讓後面的人難做... 09/30 22:51
的確太新的東西一時之間不會普及，這是一個要評估的問題。
但一個較新、較好的方法，會隨者時間逐漸普及、被人接受。
否則Verilog就一直停留在1995就好，何必出個2001、2005，
或它的後繼者SystemVerilog？
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信佛的人要知道：佛絕不會說謊。但請把握時光。
法滅盡經：
http://www.cbeta.org/result/normal/T12/0396_001.htm
共勉之。
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