Re: [問題] Verilog multi dimension arrays
※ 引述《zxvc (眾生都是未來佛)》之銘言：
: [恕刪]
: : → sasako:c也可以define 可以參數化 對我個人而言 很習慣這樣寫.. 09/30 22:24
: 我知道C也可以參數化，
: 但這會比Verilog/SystemVerilog的參數化方便嗎？
: Verilog/SystemVerilog不需要這麼多的複製貼上。
: 舉個例，如果有個top module，它instantiates多個submodules，
: 如果這些submodules當初也是用Verilog/SystemVerilo參數化，
: 那只要改top的parameter，就可以了。
: C也許是，動了一個參數，sub-modules都要個別去重新產生新的code、
: 複製貼上。
: 小的design，這樣作也許還OK。大design，這不是麻煩、易錯嗎？
: 所以我喜歡能用Verilog/SystemVerilo就用它解決，
: 剩下的才考慮用C解決。
或許我沒講得很清楚，針對這個主題debug array，
假如要debug的話，我覺得會用我前幾篇講的方式，
就是另外wire訊號出來看，使原本的array可以延續
原本的參數模式...
我並不是說不愛用parameter，好用的東西，對我這
個懶人幫助最大...
至於若是宣告的depth過大，就交給C，反正一個loop
迴圈，就可以印一堆wire出來，我想看什麼都可以拉
到wave上...
至於其他該參數化的東西，我這麼懶，應該可以參數
化的東西我都會試著去用，就像你說的，最好全部一
次在top module全部改最方便...
: : → sasako:在配合UltraEdit的編輯 很容易達成 ... 因為用你的方法 09/30 22:26
: : → sasako:我還要去參考一些文件 且要擔心dump出來的東西太大 09/30 22:27
: 看文件很難嗎？
: 如果認為要看文件就是很麻煩的事，
: 我想這有時會是會阻礙人進步的。
: 另外為何你認為展開array，會比不展開dump出來的檔案還大？
: 我反而認為應該是差不多。展開的寫法會比不展開省在哪裡？
: 除非你的意思是說，用我說的那個方法會dump所有array，
: 用展開可以只展開要dump的部分。
: 但FSDB其實也有指令可以dump指定array。
沒錯，的確我阻礙我進步吧！就是很懶...
反正C可以幫我，不會太多想什麼，至於檔案會不會太大，反正
我不去用就不需要太擔心公司quota會不會爆掉，而且我相信我
們家驗證的人很強，要dump什麼檔案不是我能決定的，他不那樣
作我想有他的考量，當然若是真的有這必要，我相信他會把這種
功能加進去...
至少就目前而言，tool 為什麼不能dump出二維以上的訊號，假如
檔案不會太大，感覺就把這項功能設成default就好了，既然沒這
這樣做，想必就是有些考量，或許檔案會變大，或許dump時間會變
久等，但畢竟這不是我現在要想的東西..
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 118.169.74.92
推
10/03 07:06, , 1F
10/03 07:06, 1F
→
10/03 07:09, , 2F
10/03 07:09, 2F
→
10/03 07:10, , 3F
10/03 07:10, 3F
→
10/12 22:49, , 4F
10/12 22:49, 4F
討論串 (同標題文章)
本文引述了以下文章的的內容：
完整討論串 (本文為第 5 之 5 篇)：