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討論串[問題] VHDL 程式問題!!
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#5
Re: [問題] VHDL 程式問題!!
推噓2(2推 0噓 1→)留言3則，0人參與, 最新作者zxvc (百善孝為先)時間18年前 (2007/12/20 15:31), 編輯資訊
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戰鬥了一個早上，終於了解原因了。. http://www.xilinx.com/support/answers/9913.htm. 在某些Xilinx FPGA series，例如Spartan-II，. BUFG不能直接接在IPAD上，而Synthesis tool預設會infer IBUFG，.
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#4
Re: [問題] VHDL 程式問題!!
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者zxvc (百善孝為先)時間18年前 (2007/12/20 11:57), 編輯資訊
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我翻了Xilinx ISE的Library Guide，. BUFG, BUFGP通常會在clock net上被infer出來。. 照你的uuu.bmp，在你的CTL與clk上都有相對應的BUFGP，. 可見得你的CTL與clk其實是clock signal。. 你寫的硬體的確如此，IO_DATA在
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#3
Re: [問題] VHDL 程式問題!!
推噓1(1推 0噓 2→)留言3則，0人參與, 最新作者asdd (希望..........)時間18年前 (2007/12/19 23:16), 編輯資訊
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我是不清楚為什麼CTL會產生BUFGP這個東西,可是該怎樣移除掉呢?. http://gigi596.myweb.hinet.net/uuu.bmp 如圖. 對於CTL我只是用來當作一般的IO PIN而已,IO PIN那邊是有出現CTL. 可是在GLOBAL LOGIC 為什麼會出現那樣呢?. 可是
#2
Re: [問題] VHDL 程式問題!!
推噓0(0推 0噓 2→)留言2則，0人參與, 最新作者motor447 (motor447)時間18年前 (2007/12/19 09:40), 編輯資訊
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你的 CTL 被分派到不合法的腳位,. 請檢查你的 UCF 是否有指定 CTL 腳位,. 看看是否指定的腳位不相容?. 有的腳位只能當輸入, 有的腳位有參考電壓的限制. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 220.130.188.178.
#1
[問題] VHDL 程式問題!!
推噓1(1推 0噓 4→)留言5則，0人參與, 最新作者asdd (希望..........)時間18年前 (2007/12/18 23:51), 編輯資訊
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小弟的部份程式:. cc:PROCESS(CTL,rxd_data). BEGIN. if CTL='1' then. IO_ADDR<="0000000000000000" ;. IO_DATA<=rxd_data(7 downto 0) ;. else. IO_ADDR<="0000000100
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