Re: [問題] VHDL 程式問題!!
※ 引述《zxvc (百善孝為先)》之銘言：
: ※ 引述《asdd (希望..........)》之銘言：
: : 我是不清楚為什麼CTL會產生BUFGP這個東西,可是該怎樣移除掉呢?
: : http://gigi596.myweb.hinet.net/uuu.bmp 如圖
: : 對於CTL我只是用來當作一般的IO PIN而已,IO PIN那邊是有出現CTL
: : 可是在GLOBAL LOGIC 為什麼會出現那樣呢?
: : 可是我嘗試著要移除它,可是都無法如意!!
: : 請問該怎樣解決呢?謝謝
: 我翻了Xilinx ISE的Library Guide，
: BUFG, BUFGP通常會在clock net上被infer出來。
: 照你的uuu.bmp，在你的CTL與clk上都有相對應的BUFGP，
: 可見得你的CTL與clk其實是clock signal。
: 你寫的硬體的確如此，IO_DATA在CTL positive edge取樣資料，
: 其他時候都在latch資料，所以CTL是用來trigger IO_DATA register的clock signal。
: 你MAP時的錯誤，原因我也不太懂，我一時也無法重製你的錯誤。
: 但我查過網路上的解法，
: 就是你試試看把CTL, clk接到IBUF，再用buffered後的訊號去驅動你的電路看看。
: Verilog語法是這樣(抱歉，我不太會VHDL)：
: wire CTL2, clk2;
: IBUF CTLBuf( CTL2, CTL );
: IBUF clkBuf( clk2, clk );
戰鬥了一個早上，終於了解原因了。
http://www.xilinx.com/support/answers/9913.htm
在某些Xilinx FPGA series，例如Spartan-II，
BUFG不能直接接在IPAD上，而Synthesis tool預設會infer IBUFG，
但IBUFG不能位於non-GCLKIOB的pin位置上，
如果接錯不相容的pin腳就會出現Illegal LOC on IPAD symbol...的錯誤。
解決方法就是你必須把他接到GCLKIOB的pin。
但要如何知道GCLKIOB pin的位置？
你必須下載你的FPGA Chip的pin out文件：
http://www.xilinx.com/support/documentation/index.htm
例如：Spartan-IIE 1.8V FPGA Family: Pinout Tables
http://www.xilinx.com/support/documentation/data_sheets/ds077_4.pdf
第49頁
Spartan-IIE XC2S400E FG-676的A13 pin的功能是GCK3, I。
GCK就是global clock，所以原po的module的clk就應該接在像這種地方。
但原po的CTL其實並不是要使用global clock，
而是"外接"的一個輸入，但它其實是IO_DATA的clock。
ISE 8.1i Libraries Guide說明書第135頁有一段：
In Virtex, Virtex-E, Spartan-II, and Spartan-IIE,
the BUFG cannot be driven directly from a pad.
It can be driven from an IBUFG to indicate to use the dedicated
pin (GCLKIOB pin) or from an internal driver to create an internal clock.
BUFG can also be driven with an IBUF to represent
an externally driven clock that does not use the dedicated pin.
所以說CTL照我前一篇的說法就需要用IBUF去buffer，
而不必像clk接在有GCK功能的pin。
請原po測試看看。
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西方三聖：http://p8.p.pixnet.net/albums/userpics/8/3/553683/1193661731.jpg
《佛說阿彌陀經》http://web.cc.ncu.edu.tw/~93501025/amtf.doc
《觀世音菩薩普門品》http://web.cc.ncu.edu.tw/~93501025/pmp.doc
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