Re: [問題] current mirror的問題
※ 引述《srandom (hello, world)》之銘言：
: 小弟剛開始學類比 很多地方都不懂QQ
: 請問一下下面這張用來建立bias的電路
: http://ppt.cc/E~Kv
: path 1 疊了一長串的mos
: 只有上面數來第二顆是操作在 saturation
: 其他下面的都是當作電阻(?)
: 請問這樣的目的是甚麼 為什麼要串這樣一大串 QQ
: 同樣的 第三串 nmos 和第四串pmos
: 為什麼第四串要堆一堆 pmos來建立bias
: 第三串mos的 L 跟第四串的 pmos L 有什麼關係嗎?
在ANALOG (current mirror)裡我沒有試過這樣做
但是在Digital 或者是Sample and hold circuit 裡邊的話
這樣做其實可以是把漏電流減少
(同樣的總長度, 兩個transistor 會比一個的少1/2的漏流)
當中的原因其實就是因為其中一個的Vth 會比較大(因為VSB>0), 所以漏電流可以減少
(可以參考K. Roy 的 Leakage current mechanisms and leakage current reduction
techniques in deep submicrometer CMOS circuits)
在Analog 裡邊我測這樣做的原因也是在VTH 加大,這樣子需要的L 就會減少
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◆ From: 161.64.112.42
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10/02 21:50, , 1F
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