Re: [問題] current mirror的問題
※ 引述《kameng (kameng)》之銘言：
: ※ 引述《srandom (hello, world)》之銘言：
: : 小弟剛開始學類比 很多地方都不懂QQ
: : 請問一下下面這張用來建立bias的電路
: : http://ppt.cc/E~Kv
: : path 1 疊了一長串的mos
: : 只有上面數來第二顆是操作在 saturation
: : 其他下面的都是當作電阻(?)
: : 請問這樣的目的是甚麼 為什麼要串這樣一大串 QQ
: : 同樣的 第三串 nmos 和第四串pmos
: : 為什麼第四串要堆一堆 pmos來建立bias
: : 第三串mos的 L 跟第四串的 pmos L 有什麼關係嗎?
: 在ANALOG (current mirror)裡我沒有試過這樣做
: 但是在Digital 或者是Sample and hold circuit 裡邊的話
: 這樣做其實可以是把漏電流減少
: (同樣的總長度, 兩個transistor 會比一個的少1/2的漏流)
: 當中的原因其實就是因為其中一個的Vth 會比較大(因為VSB>0), 所以漏電流可以減少
: (可以參考K. Roy 的 Leakage current mechanisms and leakage current reduction
: techniques in deep submicrometer CMOS circuits)
: 在Analog 裡邊我測這樣做的原因也是在VTH 加大,這樣子需要的L 就會減少
其實第一串跟第二串的aspect ratio是有關係的
簡單來說,如果第一串跟第二串的偏壓電流一樣
且第二串的兩顆MOS尺寸(=W/L)也一樣
則第一串偏壓用的MOS尺寸應該要是1/4*(W/L)
才可使第二串下面那顆MOS很好的偏壓在VDS=VOV下
但是因為1/4*(W/L)這個結果是在沒有考慮body effect下得到的
所以實際上會取1/5~1/8左右
剛剛翻了一下書
你可以參考 Gray 的AIC第四版 p.273 有大概提一下原則
詳細推導可以看
ROUBIK GREGORIAN 的 "Introduction to CMOS OP-AMP and COMPARATORS" p.62
大原則是這樣
不過第一串的MOS尺寸實際上還是要根據製成及模擬去決定的
上面只是一些rule of thumb
(因為看baker書裡取到1/25好像也可以@@)
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推
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討論串 (同標題文章)
本文引述了以下文章的的內容：
完整討論串 (本文為第 4 之 4 篇)：