Re: [問題] current mirror的問題
: 小弟剛開始學類比 很多地方都不懂QQ
: 請問一下下面這張用來建立bias的電路
: http://ppt.cc/E~Kv
: path 1 疊了一長串的mos
: 只有上面數來第二顆是操作在 saturation
: 其他下面的都是當作電阻(?)
: 請問這樣的目的是甚麼 為什麼要串這樣一大串 QQ
: 同樣的 第三串 nmos 和第四串pmos
: 為什麼第四串要堆一堆 pmos來建立bias
: 第三串mos的 L 跟第四串的 pmos L 有什麼關係嗎?
: 推 bbyan:沒記錯的話以前在書裡面是說等校增加L 但是我沒用過 XD 10/02 01:14
: 推 jamtu:他希望一個比較大的等效的L 10/02 03:18
: 推 greengoblin:有哪本書有提到這個用法嗎？ 10/02 08:12
: 推 greengoblin:這樣得到的等效比較大的L是多少呢 10/02 08:18
: 推 Gocoba:建議先了解到底為什麼需要大L 說穿了也只是為了bias旁邊 10/02 08:46
: → Gocoba:cascode的MOS 把gate等同於n*L 在layout上提高matching 10/02 08:48
光這樣看他都是同一顆，不是differential，其實沒有matching的問題
不考慮body effect的情況下，假設我需要 1u/80u
由於製程上單一顆沒有辦法做到 L=80u
於是就用 L = 20u 串四顆達到等效上 80u
這跟需要 1000u/1u 會把它拆成 125u/1u 並聯8顆 感受上是相同的
在幾何形狀上越靠近正方形的東西當然直覺上越好...比較集中
: → srandom:謝謝樓上, 我查到的大L是因為 電阻大 電流matching好 10/02 08:50
: → deathcustom:除非1. 為layout統一性；或2. 所需要的L太長了 10/02 08:50
: → deathcustom:要不然用多個MOS串連得到等效L的方案...... 10/02 08:51
: → srandom:Vth的變化較小~是想說為甚麼不用相同的L從頭做到尾就好呢? 10/02 08:51
: → srandom:謝death大, 是說得到的方案會很糟嗎 10/02 08:53
: → srandom:有哪些書有提到這種用法嗎? 查了matin和razavi都沒看過 10/02 08:53
: → jacobliu:感覺是因為low power所以用這種方式 10/02 10:55
不是為了low power才用這樣，是low power才可以這樣
L給很大電晶體VGS超大 電壓太低 / 電流太多就死翹翹了
: 推 Gocoba:原po真的知道為什麼要這樣bias嗎？想想看怎麼bias輸出才有 10/02 11:53
: → Gocoba:最大swing 這才是為什麼左邊會用大L的關鍵 1/n*(W/L) 10/02 11:54
這個原理razavi跟martin的current mirror章節都有提到
其實branch1串接的目的並不是要使Rout變大 / matching變好
他只是要墊一個比較大VGS上去，讓branch 2的CASCN電壓不要太低壓到下面那顆而已
理想上 CASCN > BIASN - VTH + VGS 就不會壓到下面那顆
用一階的model來算可以去算出左邊那個branch的最適size如何選取
不過最後設計因為model不準還會再調
因為在low power的情況下其實很多電晶體是操作在靠近weak inversion的情況了
I = k(W/L)(VGS-VTH)^2 只是大概對而已，參考就好
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◆ From: 27.105.1.48
※ 編輯: jamtu 來自: 27.105.1.48 (10/02 13:29)
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