Re: [問題] ADC的線性度調整問題
S/H首先你要估計後面的Cload有多大
這關係到設計的MOS開關大小(簡單說就是mos開起時的等效電阻)
這個等效電阻和後面的Cload會有一個RC路徑
電路學中有學過 要讓Vin約等於Vout需要3~5個RC時間常數
這部分算一下就會知道你需要的開關大小
如果RC的值不夠 S/H的精準度當然就不夠 (都還沒充飽...)
再來就是non-overlapping的clock
開關切換電路會希望在phi1和phi2間沒有任何關係
所以這兩者在切換過程中
會有一小段時間全部的開關是開路的
請google "non-overlapping clock"
他只是簡單的數位電路
最後
看你的文章應該是還沒畫過layout
在IC中 單一個電容不要用超過500fF
(0.18um製程的500fF我記得要20um*20um以上)
更先進的製程需要電容的話請用MOM做 面積效率比較好
文章中提的1000pF是不太可能實現在IC中的
有錯請指證 ^^
感謝各位
※ 引述《h94jo3cl4 (安卓)》之銘言：
: 各位前輩大家好，
: 經過前輩們的教導，我修改了我的SHC電路
: ENOB有大幅的提升，
: 然後我發現我只要提高Cs(讓電壓衝到VDD+Vin的電容)的電容值
: ENOB也會大幅提升，
: 我增加Cs到1000p後，現在ENOB已經可以達到11bits
: 可是1000p會不會太大了？
: 也想請問各位前輩Cs和整個SHC電路的線性度關係是什麼？
: 謝謝前輩們的指教！！！
: 這是這篇論文的bootstrapped switch：http://ppt.cc/zyKI
: 我也覺得1000p太大了...
: 可是一降Cs，ENOB也會跟著降...
: 剛剛有一個前輩丟水球給我，我不知道怎麼回...
: 對不起...
: ※ 引述《h94jo3cl4 (安卓)》之銘言：
: : 各位前輩大家好，小弟目前在做專題，
: : 看了這一篇論文：
: : A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure
: : 張順志教授的論文
: : 目前已經用hspice模擬出一個雙端的ADC
: : 可是測量出來的ENOB卻很小，原因是因為Bootstrapped switch的線性度很差
: : 學長說Bootstrapped switch不需要gain，所以size用最小的就可以了
: : 我原先的想法是clks到clksb的inverter的size要比電路中其他的MOS小一點
: : 可是我發現inverter的size和其他MOS的size維持一定的比例(不管是大或小)
: : 就可以使Bootstrapped switch的ENOB稍微提高，
: : 而且size越大，enob似乎也Bootstrapped switch.會越高(?)
: : 可是也無法達到爬文中說Bootstrapped switch的ENOB很容易就可以達到的11、12bits
: : loading的電容論文中有提供，Bootstrapped switch中的Cs我也發現好像越小ENOB就會差
: : (Cs目前用100p，會不會太大)
: : 請問各位前輩我該怎麼提高Bootstrapped switch的ENOB呢？
: : 謝謝各位前輩
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