討論串[問題] ADC的線性度調整問題
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大家好. 因為小弟也剛好有在做這篇 也遇到了一些問題想順便請教大家. 我預計要做12bit 目前做出來有10bit. 比較好奇的是對於比較器的規格需求 像是gain, slew rate的問題. 經過交互測試 一直覺得問題在比較器身上. 如果只有bootstrap + DAC(當loading下)
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S/H首先你要估計後面的Cload有多大. 這關係到設計的MOS開關大小(簡單說就是mos開起時的等效電阻). 這個等效電阻和後面的Cload會有一個RC路徑. 電路學中有學過 要讓Vin約等於Vout需要3~5個RC時間常數. 這部分算一下就會知道你需要的開關大小. 如果RC的值不夠 S/H的精準
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各位前輩大家好，. 經過前輩們的教導，我修改了我的SHC電路. ENOB有大幅的提升，. 然後我發現我只要提高Cs(讓電壓衝到VDD+Vin的電容)的電容值. ENOB也會大幅提升，. 我增加Cs到1000p後，現在ENOB已經可以達到11bits. 可是1000p會不會太大了？. 也想請問各位前輩
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其實只跑bootstrapped switch，ENOB可以到9.07(沒辦法到10以上)，. 可是一接上比較器就會掉得很低.... ※ 編輯: h94jo3cl4 來自: 114.39.196.133 (09/14 22:00). 我的確沒有注意到這件事！. horsemelon前輩您好，boot
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在講這句話之前，必須非常非常確定這件事情. 否則會往錯誤的方向去鑽. 這句話不對，size小的話Ron就會大，開關打不開. 你一個週期的settling根本就到不了. Ron跟寄生電容永遠是一個trade-off. 你必須更了解switch的特性. 建議你想辦法去對應Ron，寄生電容之間參數的關係.
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