Re: [問題] ADC的線性度調整問題

看板Electronics作者 (安卓)時間13年前 (2012/09/16 10:31), 編輯推噓18(18推 0噓 10→)
留言28則, 11人參與, 最新討論串4/6 (看更多)
各位前輩大家好， 經過前輩們的教導，我修改了我的SHC電路 ENOB有大幅的提升， 然後我發現我只要提高Cs(讓電壓衝到VDD+Vin的電容)的電容值 ENOB也會大幅提升， 我增加Cs到1000p後，現在ENOB已經可以達到11bits 可是1000p會不會太大了？ 也想請問各位前輩Cs和整個SHC電路的線性度關係是什麼？ 謝謝前輩們的指教！！！ 這是這篇論文的bootstrapped switch：http://ppt.cc/zyKI 我也覺得1000p太大了... 可是一降Cs，ENOB也會跟著降... 剛剛有一個前輩丟水球給我，我不知道怎麼回... 對不起... ※ 引述《h94jo3cl4 (安卓)》之銘言： : 各位前輩大家好，小弟目前在做專題， : 看了這一篇論文： : A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure : 張順志教授的論文 : 目前已經用hspice模擬出一個雙端的ADC : 可是測量出來的ENOB卻很小，原因是因為Bootstrapped switch的線性度很差 : 學長說Bootstrapped switch不需要gain，所以size用最小的就可以了 : 我原先的想法是clks到clksb的inverter的size要比電路中其他的MOS小一點 : 可是我發現inverter的size和其他MOS的size維持一定的比例(不管是大或小) : 就可以使Bootstrapped switch的ENOB稍微提高， : 而且size越大，enob似乎也Bootstrapped switch.會越高(?) : 可是也無法達到爬文中說Bootstrapped switch的ENOB很容易就可以達到的11、12bits : loading的電容論文中有提供，Bootstrapped switch中的Cs我也發現好像越小ENOB就會差 : (Cs目前用100p，會不會太大) : 請問各位前輩我該怎麼提高Bootstrapped switch的ENOB呢？ : 謝謝各位前輩 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 114.39.196.157
推
09/16 10:48, , 1F
我不知道ADC是怎樣的 不過1000p你是要做在ic外嗎?= =
09/16 10:48, 1F
推
09/16 11:27, , 2F
1nF......Are You Serious?
09/16 11:27, 2F
※ 編輯: h94jo3cl4 來自: 114.40.66.135 (09/16 11:33)
→
09/16 11:55, , 3F
好奇是在什麼時間點 sample哪個node的電壓..?
09/16 11:55, 3F
Sample s點的電壓！ ※ 編輯: h94jo3cl4 來自: 114.40.66.135 (09/16 11:57)
推
09/16 12:22, , 4F
這篇bootstrapped swch是來自哪篇paper?
09/16 12:22, 4F
A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure 張順志教授實驗室的論文
推
09/16 12:41, , 5F
電容大約1pF就夠了 做到12 bit以上都沒問題才對
09/16 12:41, 5F
→
09/16 12:42, , 6F
Cs電容的電壓會被提升到VDD+Vin
09/16 12:42, 6F
※ 編輯: h94jo3cl4 來自: 114.40.66.135 (09/16 12:44)
→
09/16 12:44, , 7F
因此與Cs相接的PMOS body端要接到Cs端(最高電位)
09/16 12:44, 7F
→
09/16 12:45, , 8F
防止PMOS的PN junction導通
09/16 12:45, 8F
這一點有做到，若是電容換成1p，enob就會降到8bits... ※ 編輯: h94jo3cl4 來自: 114.40.66.135 (09/16 12:56)
推
09/16 13:38, , 9F
你有沒有作non-overlapping clk?
09/16 13:38, 9F
推
09/16 13:40, , 10F
還是說你的clksb只是clks加一個inverter???
09/16 13:40, 10F
前輩您好，我不知道什麼是non-overlapping clk耶... 我的確只有用一個inverter... ※ 編輯: h94jo3cl4 來自: 114.40.66.135 (09/16 13:46)
推
09/16 13:51, , 11F
果然，那fail只是剛好
09/16 13:51, 11F
推
09/16 13:57, , 12F
clks跟clksb如果有同時為high，那Vcs就會掉，跟你想
09/16 13:57, 12F
推
09/16 14:01, , 13F
的就不同了，你可以試試看不要把clks接反相器作clksb
09/16 14:01, 13F
推
09/16 14:03, , 14F
而是把clksb接反相器作出clks
09/16 14:03, 14F
對耶！！！ 我之前也沒想過這個問題，謝謝前輩點出來！！！ ※ 編輯: h94jo3cl4 來自: 114.40.66.135 (09/16 14:08) 加了non-overlapping clk後，ENOB也有上升到9bits(Cs=1p) 是不是還有疏忽什麼呢？ 謝謝前輩 ※ 編輯: h94jo3cl4 來自: 114.40.66.135 (09/16 14:47) 對了！所有電路的clksb都要用NON-OVERLAPPING CLK產生嗎？ ※ 編輯: h94jo3cl4 來自: 114.40.66.135 (09/16 14:51)
推
09/16 14:52, , 15F
你可以把你的non-overlapping clk的電路放上來嗎
09/16 14:52, 15F
這是我用的non-overlapping clk http://ppt.cc/b1oi ※ 編輯: h94jo3cl4 來自: 114.40.66.135 (09/16 15:06)
推
09/16 20:35, , 16F
A 480 mW 2.6 GSs 10b Time-Interleaved ADC
09/16 20:35, 16F
→
09/16 20:36, , 17F
Fig. 7(a)相關的內容可以看一下
09/16 20:36, 17F
→
09/16 20:37, , 18F
找JSSC版本比較清楚
09/16 20:37, 18F
推
09/16 22:03, , 19F
1000p XDDDD
09/16 22:03, 19F
推
09/16 22:09, , 20F
1000p的電容肉眼看得到嗎 (認真貌)
09/16 22:09, 20F
推
09/16 22:23, , 21F
排成特殊形狀應該看的到哦 XD
09/16 22:23, 21F
推
09/16 22:26, , 22F
1000p大約1mm*1mm
09/16 22:26, 22F
推
09/16 23:46, , 23F
你現在在bootstrap用的那些MOS size如何?
09/16 23:46, 23F
→
09/16 23:47, , 24F
當你的cap size變小，你的switch size也要變小喔
09/16 23:47, 24F
→
09/16 23:48, , 25F
有可能是你的MOS的寄生電容弄壞了你的電路表現XD
09/16 23:48, 25F
推
09/14 02:29, , 26F
1000p我也想看!!
09/14 02:29, 26F
→
08/13 19:31, , 27F
clks跟clksb如 https://muxiv.com
08/13 19:31, 27F
→
09/17 23:24, , 28F
而是把clksb接反相 https://daxiv.com
09/17 23:24, 28F
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