Re: [問題] design compiler後counter(計數器)總是 …
: → zxvc:但我還有問題，就是什麼應用非得用PLL，而用DFF除頻的會有抗 08/14 22:40
: → zxvc:雜訊不足的情形！？ 08/14 22:41
: 推 pow:假如接下來會用到clock的電路對jitter比較敏感 08/14 23:09
: → pow:喔喔還有另一個 DFF做完除頻可能會有相位差 那就要有 08/14 23:10
: → pow:controlled delay (例如DLL) 來微調phase error 08/14 23:10
Design Compiler也能消除相位差，也就是用STA。
其實STA就是"static timing analysis"簡寫，
所以我前面說DFF除頻器能用"靜態"調timing，
原來就是這個專有名詞，之前都沒想到。
然而上面這個"相位差"問題，不是雜訊的問題，它用STA就能解決了。
: → pow:這些block都沒有一定的位置 通常就是整個系統在設計的時候 08/14 23:10
: → pow:邏輯設計和類比設計要很密切的溝通 包含clock tree要怎要分 08/14 23:11
: → pow:都要估計得很清楚 08/14 23:11
: → pow:整個系統的複雜度 要很有經驗的才有辦法理解 08/14 23:12
: → pow:我因為經驗不太夠 所以只能講講一些嘴泡 08/14 23:12
: → pow:抗vdd雜訊譬如說 oscilator freq是1GHz 08/14 23:13
: → pow:然後vdd上面有一個50MHz的雜訊 假設震幅100mV 08/14 23:13
: → pow:這種東西在邏輯設計是沒辦法估進去的 08/14 23:13
: → pow:但是類比電路會估出來 Power Supply Induced Jitter 08/14 23:14
: → pow:假如這個雜訊會造成clock edge有50ps的jitter 08/14 23:14
: → pow:那你DFF看要除幾 可能要乘幾倍 對timing可能就不太妙 08/14 23:15
jitter會累積是對asynchronous counter(也就是我之前所說的DFF除頻器)
而言吧[1]。如果是用synchronous counter就不會有累積的問題。
: → pow:所以邏輯設計就會說 我不管怎樣 給我的clock jitter就只能 08/14 23:16
: → pow:這麼多 然後類比的就要去設計、算 看要怎樣達成 08/14 23:16
[1] Chao-Hsin Lu, "2.5Gbps Optical Transceiver," NCU theses p.p. 18.
http://thesis.lib.ncu.edu.tw/ETD-db/ETD-search-c/getfile?URN=88521073&filename=88521073.pdf
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信佛的人要知道：佛絕不會說謊。但請把握時光。
法滅盡經：
http://www.cbeta.org/result/normal/T12/0396_001.htm
共勉之。
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