Re: [請益] Design Compiler
基本上 只要你下的constrain timing跑得過去
要用什麼架構來合成 也都可以靠constrain來輔助
現在EDA成熟到一整個不行
以前合成還得自己用gate level指定架構(怕越合越差)
後來變成可以用constrain的方式指定架構(乘加皆可)
現在只要area/timing的constrain下得好 EDA都可以幫你做好
※ 引述《sasako (微笑待人)》之銘言：
: 推 bighead319:把時間壓到負的這沒意義吧，比你需要的時脈再多一些 12/24 19:34
: → bighead319:margin給APR分段吃去吃就可以了，不然為了timing塞一堆 12/24 19:35
: → bighead319:buffer跟選用大尺寸的gate或大面積架構根本over design 12/24 19:37
: → bighead319:用ripple即可達成目的的話，何必為了壓時間讓他用CLA 12/24 19:38
: 我的意思只是壓到0而已
: 可是因為有時候壓個5.8 or 5.6 or 5.4 slack可能都是零..
: 所以才會講壓到負的為止..正確應該講壓到負之前一個的時間
: 原PO是想看最快能跑多快!!所以我只是應他要求而已...
: 但這些都只是參考而已..
: 當然這可能只是一個作業，有時候打分數可能會跟速度和面積有
: 關係，可以考慮一下trade off囉~
: 不過synthesis可以幫你合出CLA唷!這點我倒是不知道...
: 以為隨便寫個A+B都只是合出ripple而已...
: 不知道CSA也可以合得出來嗎???
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◆ From: 220.133.134.198
推
12/28 00:54, , 1F
12/28 00:54, 1F
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