Re: [請益] Design Compiler
※ 引述《simonyoyo (yoyo)》之銘言：
: 請問一下有經驗的大大
: 我用Design Compile合成一個電路
: 假設我下5ns的constraint
: 然後經過DC合成後他告訴我這個電路只能meet 5.6ns
: 這時候我把他合出來的netlist去做gate-level simulation
: 卻不能run到5.6ns而只能run到5.8ns
: 之後我又用5.8ns在去合成一次
: 然後我再把合出來的電路做gate-level simulation
: 這時又跑不到5.8ns了
: 這是什麼問題呢
: 這樣我的電路到底最塊可以跑多快呢
感覺滿正常的..
雖然用5.6ns去合成，不一定就能跑5.6ns..
合出來的report本來就是用來參考的!!!實際上不見得你
合多少就能跑多少..
假如一些不理想條件又設得更嚴，有可能又會跑更慢..
這也是為什麼你還要做gate-level simulation理由囉!!!
我是建議你可以繼續往下壓時間，壓到slack變成負的為止，
再來跑看看..
且我是不知道你引用db檔是slow還是fast，真實情況是要
用slow，report會有show出來...
fast和slow其實又可以差到1ns以上..
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 220.132.144.169
※ 編輯: sasako 來自: 220.132.144.169 (12/22 02:23)
※ 編輯: sasako 來自: 140.114.25.119 (12/22 11:16)
推
12/24 19:34, , 1F
12/24 19:34, 1F
→
12/24 19:35, , 2F
12/24 19:35, 2F
→
12/24 19:37, , 3F
12/24 19:37, 3F
→
12/24 19:38, , 4F
12/24 19:38, 4F
討論串 (同標題文章)