Re: [請益] Design Compiler
dc跑出來的結果 通常只是讓designer或是CAD了解可不可以作APR
通常DC跑出來 timing就不過或是margin很小
designer就得自己改code 看是改架構或是切pipeline
DC本身跑的時候RC會算的比較簡單點
最後APR做完才會有真的gate level出來
而timing也是以這一個netlist為主
※ 引述《sasako (微笑待人)》之銘言：
: ※ 引述《simonyoyo (yoyo)》之銘言：
: : 請問一下有經驗的大大
: : 我用Design Compile合成一個電路
: : 假設我下5ns的constraint
: : 然後經過DC合成後他告訴我這個電路只能meet 5.6ns
: : 這時候我把他合出來的netlist去做gate-level simulation
: : 卻不能run到5.6ns而只能run到5.8ns
: : 之後我又用5.8ns在去合成一次
: : 然後我再把合出來的電路做gate-level simulation
: : 這時又跑不到5.8ns了
: : 這是什麼問題呢
: : 這樣我的電路到底最塊可以跑多快呢
: 感覺滿正常的..
: 雖然用5.6ns去合成，不一定就能跑5.6ns..
: 合出來的report本來就是用來參考的!!!實際上不見得你
: 合多少就能跑多少..
: 假如一些不理想條件又設得更嚴，有可能又會跑更慢..
: 這也是為什麼你還要做gate-level simulation理由囉!!!
: 我是建議你可以繼續往下壓時間，壓到stack變成負的為止，
: 再來跑看看..
: 且我是不知道你引用db檔是slow還是fast，真實情況是要
: 用slow，report會有show出來...
: fast和slow其實又可以差到1ns以上..
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