看板 [ Electronics ]
討論串[請益] Design Compiler
共 6 篇文章
內容預覽： 開啟 | 關閉 | 只限未讀
首頁
上一頁
1
2
下一頁
尾頁
#6
Re: [請益] Design Compiler
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者acelp (未來，一直來一直來)時間18年前 (2007/12/28 00:27), 編輯資訊
0
0
0
內容預覽:
基本上 只要你下的constrain timing跑得過去. 要用什麼架構來合成 也都可以靠constrain來輔助. 現在EDA成熟到一整個不行. 以前合成還得自己用gate level指定架構(怕越合越差). 後來變成可以用constrain的方式指定架構(乘加皆可). 現在只要area/tim
#5
Re: [請益] Design Compiler
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者sasako (微笑待人)時間18年前 (2007/12/25 15:39), 編輯資訊
0
0
0
內容預覽:
我的意思只是壓到0而已. 可是因為有時候壓個5.8 or 5.6 or 5.4 slack可能都是零... 所以才會講壓到負的為止..正確應該講壓到負之前一個的時間. 原PO是想看最快能跑多快!!所以我只是應他要求而已.... 但這些都只是參考而已... 當然這可能只是一個作業，有時候打分數可能會跟
(還有72個字)
#4
Re: [請益] Design Compiler
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者colinshih (Colin Shih)時間18年前 (2007/12/22 10:01), 編輯資訊
0
0
0
內容預覽:
1. STA engine 不同, STA精度不同, environment 不同, 都是 simon 兄問題的原因. 若只是meet logic simulation constraint, 那合成時就設稍稍嚴格一點. 2. DC 合成時, STA 由wireload model 計算, 且尚未經
(還有34個字)
#3
Re: [請益] Design Compiler
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者acelp (未來，一直來一直來)時間18年前 (2007/12/22 09:35), 編輯資訊
0
0
0
內容預覽:
dc跑出來的結果 通常只是讓designer或是CAD了解可不可以作APR. 通常DC跑出來 timing就不過或是margin很小. designer就得自己改code 看是改架構或是切pipeline. DC本身跑的時候RC會算的比較簡單點. 最後APR做完才會有真的gate level出來.
#2
Re: [請益] Design Compiler
推噓1(1推 0噓 3→)留言4則，0人參與, 最新作者sasako (微笑待人)時間18年前 (2007/12/22 02:15), 編輯資訊
0
0
0
內容預覽:
感覺滿正常的... 雖然用5.6ns去合成，不一定就能跑5.6ns... 合出來的report本來就是用來參考的!!!實際上不見得你. 合多少就能跑多少... 假如一些不理想條件又設得更嚴，有可能又會跑更慢... 這也是為什麼你還要做gate-level simulation理由囉!!!. 我是建議
(還有141個字)
首頁
上一頁
1
2
下一頁
尾頁