Re: [問題] quartus II 的問題
假使您用很慢的頻率來跑 看timing report的timing都很鬆的話
那review一下你的design 是否有跨clock domain的設計
因為你會用buffer來接收就表示雙方clock的速度不同或是頻率non in phase
如果有 在控制訊號或是data上有沒有額外的sync?
如果沒有 那你有可能發生meta stable...
meta stable在你的simulation往往是檢查不出來的...
因為一般人不會造這樣的test pattern來檢查
※ 引述《Trai (Trai)》之銘言：
: 做完timing simulation 結果都正確，丟1200筆進去答案出來都對。
: 但是丟到算FPGA就出現問題了。
: 請問是否有遇過類似問題的版友能分享一下經驗的???? 謝謝~
: > 1200次運算約錯0~20次，所以我覺得問題可能出在餵OP這邊。
: > 目前還在將程式移到modelsim，與撰寫testbench，RTL sim完成後會繼續做synthesis
: > 後的simulation，但不知道這樣做意義大不大，很擔心做白工，問題最後還是沒解決。
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