Re: [問題] quartus II 的問題
※ 引述《Trai (Trai)》之銘言：
: io_data為inout port，buffer宣告為reg [31:0] buffer [15:0] 16個寬度為32
well,這個很明顯是一個memory
直接使用的話...就變成regsister file了
一般來說1kbit以下還可以接受
1kbit以上的話，還是用memory吧
quartus可以直接用LPM產生一個memory
會直接synthesis成FPGA上內建的memory block
至於你的問題，我的建議是先不要合成
拿去用modelsim或是verilogXL等跑一下RTL sim
看看到底結果有沒有錯
才知道到底是RTL的問題還是FPGA implement問題
話說latch的產生還要順便看看你用的FPGA是哪一牌的
Altera的LE似乎是沒有內建latch，而是用gate合起來的
實際上的行為我就不清楚了，做類比的很少玩FPGA..
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