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討論串[問題] quartus II 的問題
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#12
Re: [問題] quartus II 的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者acelp (未來，一直來一直來)時間19年前 (2007/03/06 11:53), 編輯資訊
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FIFO的應用非常多 高低速clock轉換. 或是同速 non in phase clock. FIFO考量應該是clock domain不同時 必須有synchroizer. 而FIFO深度則取決於你的design的spec. 在同樣頻率的clock能承受多少clock variation(off
(還有10個字)
#11
Re: [問題] quartus II 的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者Trai (Trai)時間19年前 (2007/03/05 13:02), 編輯資訊
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謝謝回答. 我大概找出一些問題，因為在計算前需要將10幾筆資料送到FPGA. 當然是透過版子的bus，nWE拉起後，FPGA根據io_addr決定要將io_data送到哪個. register。計算完後也用同樣的方式讀出資料。. 我這樣寫意味著有個很大的mux在選擇register。. 寫入資料比較
(還有210個字)
#10
Re: [問題] quartus II 的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者acelp (未來，一直來一直來)時間19年前 (2007/02/28 15:00), 編輯資訊
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假使您用很慢的頻率來跑 看timing report的timing都很鬆的話. 那review一下你的design 是否有跨clock domain的設計. 因為你會用buffer來接收就表示雙方clock的速度不同或是頻率non in phase. 如果有 在控制訊號或是data上有沒有額外的sy
#9
Re: [問題] quartus II 的問題
推噓2(2推 0噓 5→)留言7則，0人參與, 最新作者Trai (Trai)時間19年前 (2007/02/28 00:39), 編輯資訊
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做完timing simulation 結果都正確，丟1200筆進去答案出來都對。. 但是丟到算FPGA就出現問題了。. 請問是否有遇過類似問題的版友能分享一下經驗的???? 謝謝~. > 1200次運算約錯0~20次，所以我覺得問題可能出在餵OP這邊。. > 目前還在將程式移到modelsim，與
#8
Re: [問題] quartus II 的問題
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者acelp (未來，一直來一直來)時間19年前 (2007/02/14 13:02), 編輯資訊
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我以前在xilinx上遇過報出來的timing不準. 假使你的critical path相較clock之下很長. 可能切個pipeline看看有沒有改善. 這種condition 就算你拿tool吐出來.vm來跑post sim也根本跑不出來有問題. 因為tool本身就是靠那些在算critical
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