[問題] quartus II 的問題

看板Electronics作者 (Trai)時間19年前 (2007/02/10 01:27), 編輯推噓2(2推 0噓 1→)
留言3則, 2人參與, 最新討論串1/12 (看更多)
請問quartusII 哪邊可以看是否有合成出latch?? 我不知道這樣問對不對，因為目前的design時序一直不對，連續多筆運算 總是回隨機出現幾筆錯誤的結果，因此懷疑是不是因為latch的關系 但是我對FPGA的知識還不夠，不知道EDA tool會不會自己避免latch產生 謝謝^^ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.89.1
推
02/10 09:16, , 1F
若RTL simulation過的話,先用nLint查你的RTL
02/10 09:16, 1F
推
02/10 11:19, , 2F
Quartus2應該沒辦法自己合成~但好像可以聯結到synplify去
02/10 11:19, 2F
→
02/10 11:21, , 3F
我之前也遇過這樣的問題，大多數是latch的問題~要盡量避XD
02/10 11:21, 3F
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