Re: [問題] quartus II 的問題

看板Electronics作者 (Trai)時間17年前 (2007/02/28 00:39), 編輯推噓2(2推 0噓 5→)
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做完timing simulation 結果都正確，丟1200筆進去答案出來都對。 但是丟到算FPGA就出現問題了。 請問是否有遇過類似問題的版友能分享一下經驗的???? 謝謝~ > 1200次運算約錯0~20次，所以我覺得問題可能出在餵OP這邊。 > 目前還在將程式移到modelsim，與撰寫testbench，RTL sim完成後會繼續做synthesis > 後的simulation，但不知道這樣做意義大不大，很擔心做白工，問題最後還是沒解決。 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.89.1
推
02/28 02:18, , 1F
always @(posedge IO_nWE) <---- IO_nWE 在此扮演類似clk
02/28 02:18, 1F
→
02/28 02:19, , 2F
角色，但是我猜你跑FPGA時此訊號應該不會被視為clock
02/28 02:19, 2F
→
02/28 02:20, , 3F
會用一般的routing channel跑造成skew等現象
02/28 02:20, 3F
→
02/28 02:21, , 4F
建議將IO_nWE此訊號設定為clock tree來長
02/28 02:21, 4F
→
02/28 02:22, , 5F
以上是我的猜測，畢竟IO_nWE在此他的wire delay在RTL都是
02/28 02:22, 5F
→
02/28 02:23, , 6F
RTL Simulation都是看不到的
02/28 02:23, 6F
推
02/28 11:40, , 7F
把頻率放慢跑跑看~~
02/28 11:40, 7F
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