Re: [問題] 名詞-> Gate-Length Biasing
※ 引述《doono (refulga)》之銘言：
: 大尺寸元件或許OK，如果是小尺寸元件，可能會有mismatch的問題。
: Lgate<0.1um的元件一來short-channel effect在n/pMOS的劣化現象各自
: 不同，其次pocket/LDD lateral straggle也不一樣；若是類似Intel
: 90nm以下的source/drain SiGe技術，情形會更嚴重。
: 通常代工廠會針對customer的個別產品特性需求去修OPC，再配上類似於
: checker board的手法去作multi-Vt。
其實我也很好奇以後要怎麼搞下去
原 po 那篇論文的確只是暫時緩一緩的作法
65nm node 再小下去的電路
光是 gate leakage 就高達 static power dissipation 的一半以上
現在 45nm 也快出來了, 有點難想像漏電會漏得多離譜
不知道啥時得被迫改出 multi-gate structure?
(原件我不太懂, 純粹只是猜測而已 @@)
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