Re: [問題] 名詞-> Gate-Length Biasing
※ 引述《cpt (post blue)》之銘言：
: 這裡的 biasing 不是偏壓的意思
: 其實這就是學術論文的弊病
: 明明是很簡單的概念, 就要用看起來比較專業的字眼, 反而容易混淆
: 上偏推文的 paper 大意是說, 為了減少 digital circuit 的漏電
: 採用比 minimum gate length 稍微長一點的 gate length
: 可以有效降低漏電, 又不會讓 delay 大太多
: 此法比傳統的 multi-Vth 要省光罩
大尺寸元件或許OK，如果是小尺寸元件，可能會有mismatch的問題。
Lgate<0.1um的元件一來short-channel effect在n/pMOS的劣化現象各自
不同，其次pocket/LDD lateral straggle也不一樣；若是類似Intel
90nm以下的source/drain SiGe技術，情形會更嚴重。
通常代工廠會針對customer的個別產品特性需求去修OPC，再配上類似於
checker board的手法去作multi-Vt。
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 210.58.20.71
討論串 (同標題文章)