Re: [問題] 名詞-> Gate-Length Biasing
※ 引述《reiyo (熱)》之銘言：
: 最近一直在paper上看到這樣的字眼
: 而查google時 大都只說
: Unlike multi-Vth techniques, gate-length biasing requires no additional
: masks and may be performed at any stage in the design process.
: 感覺起來字面上的biasing 好像不是靠偏壓造成的
: 是指製程上故意製造出來有不同channel-length的電晶體嗎？
: 那是利用drain和source的dopant濃度不同所致嗎？
: 謝謝
這裡的 biasing 不是偏壓的意思
其實這就是學術論文的弊病
明明是很簡單的概念, 就要用看起來比較專業的字眼, 反而容易混淆
上偏推文的 paper 大意是說, 為了減少 digital circuit 的漏電
採用比 minimum gate length 稍微長一點的 gate length
可以有效降低漏電, 又不會讓 delay 大太多
此法比傳統的 multi-Vth 要省光罩
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12/14 23:10, , 1F
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